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PCS5I9775G-52-ET

更新时间： 2024-11-28 05:59:59

品牌	Logo	应用领域
PULSECORE		时钟驱动器逻辑集成电路
页数	文件大小	规格书
12页	503K
描述
2.5V or 3.3V, 200MHz, 14 Output Zero Delay Buffer

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PCS5I9775G-52-ET 技术参数

生命周期：	Obsolete	包装说明：	GREEN, TQFP-52
Reach Compliance Code：	unknown	风险等级：	5.84
Is Samacsys：	N	系列：	9775
输入调节：	MUX	JESD-30 代码：	S-PQFP-G52
长度：	10 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	52	实输出次数：	14
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TQFP	封装形状：	SQUARE
封装形式：	FLATPACK, THIN PROFILE	传播延迟（tpd）：	0.1 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.15 ns
座面最大高度：	1.2 mm	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
宽度：	10 mm	最小 fmax：	200 MHz
Base Number Matches：	1

PCS5I9775G-52-ET 数据手册

September 2006

rev 0.4

PCS5I9775

2.5V or 3.3V, 200MHz, 14 Output Zero Delay Buffer

General Features

provides 14 outputs partitioned in 3 banks of 5, 5, and 4

outputs. Bank A and Bank B divide the VCO output by 4

or 8 while Bank C divides by 8 or 12 per SEL(A:C)

settings, see Functional Table. These dividers allow

output to input ratios of 6:1, 4:1, 3:1, 2:1, 3:2, 4:3, 1:1,

and 2:3. Each LVCMOS compatible output can drive 50Ω

series or parallel terminated transmission lines. For series

terminated transmission lines, each output can drive one

or two traces giving the device an effective fanout of 1:28.

•

Output frequency range: 8.3MHz to 200MHz

Input frequency range: 4.2MHz to 125MHz

2.5V or 3.3V operation

Split 2.5V/3.3V outputs

14 Clock outputs: Drive up to 28 clock lines

1 Feedback clock output

2 LVCMOS reference clock inputs

150pS max output-output skew

PLL bypass mode

‘SpreadTrak’

Output enable/disable

The PLL is ensured stable, given that the VCO is

configured to run between 200MHz and 500MHz. This

allows a wide range of output frequencies from 8.3MHz to

200MHz. For normal operation, the external feedback

input, FB_IN, is connected to the feedback output,

FB_OUT. The internal VCO is running at multiples of the

input reference clock set by the feedback divider, see

Frequency Table. When PLL_EN is LOW, PLL is

bypassed and the reference clock directly feeds the

output dividers. This mode is fully static and the minimum

input clock frequency specification does not apply.

Industrial temperature range: -40°C to +85°C

52 Pin 1.0 mm TQFP Package

RoHS Compliance

Functional Description

The PCS5I9775 is

200MHz PLL-based zero delay buffer designed for

high-speed clock distribution applications. The

a low-voltage high-performance

PCS5I9775 features two reference clock inputs and

Block Diagram

VCO_SEL (1, 0)

PLL_EN

TCLK_SEL

TCLK0

÷2

÷4

CLK

÷2/÷4

QA0

QA1

QA2

QA3

QA4

PLL

STOP

TCLK1

200-

FB_IN

500MHZ

SELA

CLK

QB0

QB1

QB2

QB3

QB4

STOP

SELB

CLK

QC0

÷4/÷6

STOP

QC1

QC2

QC3

SELC

CLK_STP#

FB_OUT

÷4/÷6/÷8/÷12

FB_SEL(1.0)

MR#/OE

PulseCore Semiconductor Corporation

1715 S. Bascom Ave Suite 200, Campbell, CA 95008 • Tel: 408-879-9077 • Fax: 408-879-9018

www.pulsecoresemi.com

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