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PALCE20V8Q-25PC/4

更新时间： 2024-11-09 22:26:51

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莱迪思 - LATTICE		可编程逻辑器件光电二极管输入元件时钟
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EE CMOS 24-Pin Universal Programmable Array Logic

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PALCE20V8Q-25PC/4 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	0.300 INCH, SKINNY, PLASTIC, DIP-24
针数：	24	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.67	Is Samacsys：	N
其他特性：	USE GAL DEVICES FOR NEW DESIGNS	架构：	PAL-TYPE
最大时钟频率：	37 MHz	JESD-30 代码：	R-PDIP-T24
JESD-609代码：	e0	长度：	30.734 mm
专用输入次数：	12	I/O 线路数量：	8
输入次数：	20	输出次数：	8
产品条款数：	64	端子数量：	24
最高工作温度：	75 °C	最低工作温度：
组织：	12 DEDICATED INPUTS, 8 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP24,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	电源：	5 V
可编程逻辑类型：	EE PLD	传播延迟：	25 ns
认证状态：	Not Qualified	座面最大高度：	5.08 mm
子类别：	Programmable Logic Devices	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL EXTENDED	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	宽度：	7.62 mm
Base Number Matches：	1

PALCE20V8Q-25PC/4 数据手册

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COM'L: H-5/7/10/15/25, Q-10/15/25

IND: H-15/25, Q-20/25

PALCE20V8 Family

EE CMOS 24-Pin Universal

Programmable Array Logic

DISTINCTIVE CHARACTERISTICS

Pin and function compatible w ith all PAL 20V8 devices

Electrically erasable CMOS technology provides reconﬁgurable logic and full testability

High-speed CMOS technology

— 5-ns propagation delay for “-5” version

— 7.5-ns propagation delay for “-7” version

Direct plug-in replacement for a w ide range of 24-pin PAL devices

Programmable enable/disable control

Outputs individually programmable as registered or combinatorial

Peripheral Component Interconnect (PCI) compliant

Preloadable output registers for testability

Automatic register reset on pow er-up

Cost-effective 24-pin plastic SKINNY DIP and 28-pin PLCC packages

Extensive third-party softw are and programmer support

Fully tested for 100% programming and functional yields and high reliability

Programmable output polarity

5-ns version utilizes a split leadframe for improved performance

GENERAL DESCRIPTION

The PALCE20V8 is an advanced PAL device built with low-power, high-speed, electrically-

erasable CMOS technology. Its macrocells provide a universal device architecture. The

PALCE20V8 is fully compatible with the GAL20V8 and can directly replace PAL20R8 series

devices and most 24-pin combinatorial PAL devices.

Device logic is automatically conﬁgured according to the user’s design speciﬁcation. A design is

implemented using any of a number of popular design software packages, allowing automatic

creation of a programming ﬁle based on Boolean or state equations. Design software also veriﬁes

the design and can provide test vectors for the ﬁnished device. Programming can be

accomplished on standard PAL device programmers.

The PALCE20V8 utilizes the familiar sum-of-products (AND/OR) architecture that allows users to

implement complex logic functions easily and efﬁciently. Multiple levels of combinatorial logic

can always be reduced to sum-of-products form, taking advantage of the very wide input gates

available in PAL devices. The equations are programmed into the device through ﬂoating-gate

cells in the AND logic array that can be erased electrically.

Publication# 1 6491

Amendment/0

Rev: E

Issue Date: November 1 998

12 3 4 5 6 7...27

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