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Datasheet > 可编程逻辑 > 可编程逻辑器件> PALCE20V8L-25JC
PALCE20V8L-25JC PDF预览

PALCE20V8L-25JC

更新时间： 2024-11-07 22:16:31
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 闪存可编程逻辑器件输入元件时钟
页数 文件大小 规格书
14页 354K
描述
Flash Erasable, Reprogrammable CMOS PAL Device

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PALCE20V8L-25JC 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QLCC包装说明：PLASTIC, LCC-28
针数：28Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.75
Is Samacsys：N其他特性：8 MACROCELLS; 1 EXTERNAL CLOCK; SHARED INPUT/CLOCK
架构：PAL-TYPE最大时钟频率：37 MHz
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.5316 mm专用输入次数：12
I/O 线路数量：8输入次数：20
输出次数：8产品条款数：64
端子数量：28最高工作温度：75 °C
最低工作温度：组织：12 DEDICATED INPUTS, 8 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
可编程逻辑类型：FLASH PLD传播延迟：25 ns
认证状态：Not Qualified座面最大高度：4.572 mm
子类别：Programmable Logic Devices最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL EXTENDED端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：11.5316 mmBase Number Matches：1

PALCE20V8L-25JC 数据手册

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20V8  
PALCE20V8  
Flash Erasable,  
Reprogrammable CMOS PAL Device  
• QSOP package available  
Features  
— 10, 15, and 25 ns com’l version  
—15, and 25 ns military/industrial versions  
• High reliability  
• Active pull-up on data input pins  
• Low power version (20V8L)  
— 55 mA max. commercial (15, 25 ns)  
—Proven Flash technology  
— 65 mA max. military/industrial  
(15, 25 ns)  
—100% programming and functional testing  
• Standard version has low power  
Functional Description  
— 90 mA max. commercial  
(15, 25 ns)  
The Cypress PALCE20V8 is a CMOS Flash Erasable sec-  
ond-generation programmable array logic device. It is imple-  
mented with the familiar sum-of-product (AND-OR) logic struc-  
ture and the programmable macrocell.  
— 115 mA max. commercial (10 ns)  
— 130 mA max. military/industrial (15, 25 ns)  
• CMOS Flash technology for electrical erasability and  
reprogrammability  
• User-programmable macrocell  
— Output polarity control  
The PALCE20V8 is executed in a 24-pin 300-mil molded DIP,  
a 300-mil cerdip, a 28-lead square ceramic leadless chip car-  
rier, a 28-lead square plastic leaded chip carrier, and a 24-lead  
quarter size outline. The device provides up to 20 inputs and  
8 outputs. The PALCE20V8 can be electrically erased and re-  
programmed. The programmable macrocell enables the de-  
vice to function as a superset to the familiar 24-pin PLDs such  
as 20L8, 20R8, 20R6, 20R4.  
— Individually selectable for registered or combinato-  
rial operation  
Logic Block Diagram (PDIP/CDIP/QSOP)  
GND  
I
10  
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
CLK/I  
0
12  
11  
10  
9
8
7
6
5
4
3
2
1
PROGRAMMABLE  
AND ARRAY  
(64 x 40)  
8
8
8
8
8
8
8
8
MUX  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
MUX  
13  
OE/I  
14  
15  
I/O  
16  
I/O  
17  
I/O  
18  
I/O  
19  
I/O  
20  
I/O  
21  
I/O  
22  
I/O  
23  
24  
I
12  
I
13  
V
CC  
11  
0
1
2
3
4
5
6
7
20V8–1  
PAL is a registered trademark of Advanced Micro Devices, Inc.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-03026 Rev. **  
Revised March 26, 1997  
1234567...14

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型号 品牌 获取价格 描述 数据表
PALCE20V8L-25JCT CYPRESS

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