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Datasheet > 可编程逻辑 > 可编程逻辑器件> PALC22V10-25PC
PALC22V10-25PC PDF预览

PALC22V10-25PC

更新时间： 2024-11-08 10:18:55
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 闪存可编程逻辑光电二极管输入元件时钟
页数 文件大小 规格书
13页 350K
描述
Flash-erasable Reprogrammable CMOS PAL Device

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PALC22V10-25PC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：0.300 INCH, PLASTIC, DIP-24
针数：24Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.2
Is Samacsys：N其他特性：10 MACROCELLS; 1 EXTERNAL CLOCK; SHARED INPUT/CLOCK; VARIABLE PRODUCT TERMS
架构：PAL-TYPE最大时钟频率：33.3 MHz
JESD-30 代码：R-PDIP-T24JESD-609代码：e0
长度：31.623 mm湿度敏感等级：1
专用输入次数：11I/O 线路数量：10
输入次数：22输出次数：10
产品条款数：132端子数量：24
最高工作温度：75 °C最低工作温度：
组织：11 DEDICATED INPUTS, 10 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP24,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V可编程逻辑类型：OT PLD
传播延迟：25 ns认证状态：Not Qualified
座面最大高度：4.826 mm子类别：Programmable Logic Devices
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL EXTENDED
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.62 mm
Base Number Matches：1

PALC22V10-25PC 数据手册

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PALCE22V10 is  
a replacement device for  
PALC22V10, PALC22V10B, and PALC22V10D.  
USE ULTRA37000TM FOR  
ALL NEW DESIGNS  
PALCE22V10  
Flash-erasable Reprogrammable  
CMOS PAL® Device  
• DIP, LCC, and PLCC available  
Features  
— 5 ns commercial version  
4 ns tCO  
• Low power  
— 90 mA max. commercial (10 ns)  
— 130 mA max. commercial (5 ns)  
3 ns tS  
5 ns tPD  
181-MHz state machine  
• CMOS Flash EPROM technology for electrical erasabil-  
ity and reprogrammability  
— 10 ns military and industrial versions  
7 ns tCO  
6 ns tS  
• Variable product terms  
10 ns tPD  
110-MHz state machine  
— 2 ×(8 through 16) product terms  
• User-programmable macrocell  
— Output polarity control  
— 15-ns commercial, industrial, and military versions  
— 25-ns commercial, industrial, and military versions  
• High reliability  
— Individually selectable for registered or combina-  
torial operation  
— Proven Flash EPROM technology  
• Up to 22 input terms and 10 outputs  
— 100% programming and functional testing  
Logic Block Diagram (PDIP/CDIP)  
V
I
I
I
I
I
I
I
I
I
I
CP/I  
1
SS  
12  
11  
10  
9
8
7
6
5
4
3
2
PROGRAMMABLE  
AND ARRAY  
(132 X 44)  
8
10  
12  
14  
16  
16  
14  
12  
10  
8
Reset  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Macrocell  
Preset  
13  
I
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
I/O  
9
I/O  
8
I/O  
7
I/O  
6
I/O  
5
I/O  
4
I/O  
3
I/O  
2
I/O  
1
I/O  
0
V
CC  
PLCC  
Top View  
LCC  
Top View  
Pin Configuration  
4
3
2
1
2827 26  
25  
4
3 2 1 282726  
I
I
I
5
6
7
8
9
10  
11  
25 I/O  
24 I/O  
23 I/O  
2
3
4
5
6
7
8
9
10  
11  
I
I
I/O  
I/O  
I/O  
2
3
4
24  
23  
22  
21  
20  
19  
I
NC  
I
I
I
22  
NC  
I
I
I
N/C  
N/C  
21 I/O  
20 I/O  
19 I/O  
5
6
7
I/O  
I/O  
I/O  
5
6
7
121314 1516 1718  
12131415161718  
Cypress Semiconductor Corporation  
Document #: 38-03027 Rev. *B  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised April 9, 2004  
1234567...13

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PALC22V10-25PC 替代型号

型号 品牌 替代类型 描述 数据表
PALC22V10L-25PC CYPRESS

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