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NPE405H-3BA133C

更新时间： 2024-09-17 03:46:07

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描述
PowerNP NPe405H Embedded Processor

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NPE405H-3BA133C 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA, BGA580,34X34,40	针数：	580
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.3
HTS代码：	8542.31.00.01	风险等级：	5.82
地址总线宽度：	32	位大小：	32
边界扫描：	YES	最大时钟频率：	66 MHz
外部数据总线宽度：	32	格式：	FIXED POINT
集成缓存：	YES	JESD-30 代码：	S-PBGA-B580
长度：	35 mm	低功率模式：	YES
端子数量：	580	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA580,34X34,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
电源：	2.5,3.3 V	认证状态：	Not Qualified
座面最大高度：	2.65 mm	速度：	133 MHz
子类别：	Microprocessors	最大压摆率：	740 mA
最大供电电压：	2.7 V	最小供电电压：	2.3 V
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	宽度：	35 mm
uPs/uCs/外围集成电路类型：	MICROPROCESSOR, RISC	Base Number Matches：	1

NPE405H-3BA133C 数据手册

Part Number NPe405H

Revision 1.01 – April 18, 2007

Data Sheet

NPe405H

PowerNP NPe405H Embedded Processor

- Programmable critical interrupt priority ordering

- Programmable critical interrupt vector

Programmable timers

FEATURES

™

•

PowerNP technology using an AMCC Pow-

•

erPC 405 32-bit RISC processor core operat-

Two serial ports (16550 compatible UART)

One IIC interface

ing up to 266 MHz

•

PC-133 synchronous DRAM (SDRAM) inter-

face

General Purpose I/O (GPIO) available

Supports JTAG for board level testing

- 32-bit interface for non-ECC applications

Internal processor local bus (PLB) runs at

SDRAM interface frequency

- 40-bit interface serves 32 bits of data plus 8

check bits for ECC applications

•

Supports PowerPC processor boot from PCI

memory

•

External bus for peripheral devices

- Flash and ROM interface

User accessible performance counters

- Direct support for 8-, or 16-, or 32-bit SRAM

and external peripherals

DESCRIPTION

- Up to 8 devices

Designed specifically to address embedded applica-

tions, the NPe405H provides a high-performance, low-

power solution that interfaces to a wide range of

peripherals by incorporating on-chip power manage-

ment features and lower power dissipation

requirements.

- External mastering supported

•

DMA support for external peripherals, internal

UARTs and memory

- Scatter-gather chaining supported

- Four channels

PCI Revision 2.2 compliant interface (32-bit, up

to 66MHz)

This chip contains a high-performance RISC proces-

sor core, SDRAM controller, PCI bus bridge, Ethernet

EMACs, HDLC controllers, external bus controller for

ROM, Flash, and peripherals, DMA with scatter-gather

support, serial ports, IIC interface, and general pur-

pose I/O.

- Asynchronous PCI bus interface

- Internal PCI bus arbiter which can be dis-

abled for use with an external arbiter

•

Four 10/100 Ethernet MACs supporting up to

four external PHYs via MII, RMII, or SMII inter-

faces

Technology: CMOS SA-12E 0.25 µm

(0.18 µm L )

Package: 35mm, 580-ball enhanced plastic ball grid

array (E-PBGA)

Power (typical): 2.3W at 133MHz, 2.9W at 200MHz,

3.4W at 266MHz

eff

HDLC interface with 32 channels through two

ports at up to 4.096 Mbps each or 8.192 Mbps

for a single port

•

HDLC interface with 8 channels through 8

ports at 2.048 Mbps maximum

Programmable interrupt controller

- Seven external and 49 internal

- Edge triggered or level-sensitive

- Positive or negative active

- Non-critical or critical interrupt to processor

core

AMCC Proprietary

DS2011

12 3 4 5 6 7...70

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