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NB4N121KMNR2G PDF预览

NB4N121KMNR2G

更新时间： 2024-02-15 09:27:45
品牌 Logo 应用领域
安森美 - ONSEMI 时钟驱动器转换器电平转换器驱动程序和接口锁存器接口集成电路
页数 文件大小 规格书
10页 107K
描述
3.3V Differential In 1:21 Differential Fanout Clock Driver with HCSL level Output

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NB4N121KMNR2G 技术参数

是否无铅：不含铅生命周期：Active
零件包装代码：QFN包装说明：HVQCCN,
针数：52Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
Factory Lead Time：13 weeks风险等级：5.25
Is Samacsys：N最大延迟：0.95 ns
接口集成电路类型：PECL TO CML TRANSLATORJESD-30 代码：S-XQCC-N52
JESD-609代码：e3长度：8 mm
湿度敏感等级：1位数：1
功能数量：1端子数量：52
最高工作温度：70 °C最低工作温度：-40 °C
输出锁存器或寄存器：NONE输出极性：COMPLEMENTARY
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：YES温度等级：OTHER
端子面层：Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：8 mm
Base Number Matches：1

NB4N121KMNR2G 数据手册

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NB4N121K  
3.3V Differential In 1:21  
Differential Fanout Clock  
Driver with HCSL level  
Output  
http://onsemi.com  
Description  
The NB4N121K is a Clock differential input fanout distribution 1 to  
21 HCSL level differential outputs, optimized for ultra low  
propagation delay variation. The NB4N121K is designed with HCSL  
clock distribution for FBDIMM applications in mind.  
Inputs can accept differential LVPECL, CML, or LVDS levels.  
Single-ended LVPECL, CML, LVCMOS or LVTTL levels are  
QFN-52  
MN SUFFIX  
CASE 485M  
1
52  
accepted with the proper V  
supply (see Figures 5, 10, 11, 12,  
and 13). Clock input pins incorporate an internal 50 W on die  
REFAC  
MARKING DIAGRAM*  
termination resistors.  
Output drive current at I  
connecting to GND. To drive a 2X load, connect I  
Figure 9.  
52  
1
(Pin 1) for 1X load is selected by  
to V . See  
CC  
REF  
REF  
NB4N  
121K  
AWLYYWWG  
The NB4N121K specifically guarantees low output–to–output  
skews. Optimal design, layout, and processing minimize skew within  
a device and from device to device. System designers can take  
advantage of the NB4N121K's performance to distribute low skew  
clocks across the backplane or the motherboard.  
A
= Assembly Site  
WL  
YY  
WW  
G
= Wafer Lot  
= Year  
= Work Week  
= Pb-Free Package  
Features  
•ꢀTypical Input Clock Frequency 100, 133, 166, 200, 266, 333 and  
400 MHz  
*For additional marking information, refer to  
Application Note AND8002/D.  
•ꢀ340 ps Typical Rise and Fall Times  
•ꢀ800 ps Typical Propagation Delay  
•ꢀDtpd 100 ps Maximum Propagation Delay Variation Per Each  
Differential Pair  
Q0  
Q0  
Q1  
•ꢀ<1 ps RMS Additive Clock jitter  
VTCLK  
•ꢀOperating Range: V = 3.0 V to 3.6 V with V = 0 V  
CC  
EE  
•ꢀDifferential HCSL Output Level (700 mV Peak-to-Peak)  
•ꢀPb-Free Packages are Available*  
Q1  
CLK  
CLK  
Q19  
Q19  
Q20  
VTCLK  
V
CC  
Q20  
I
REF  
R
REF  
GND  
*For additional information on our Pb-Free strategy and soldering details, please  
download the ON Semiconductor Soldering and Mounting Techniques  
Reference Manual, SOLDERRM/D.  
Figure 1. Pin Configuration (Top View)  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 9 of this data sheet.  
©ꢀ Semiconductor Components Industries, LLC, 2007  
June, 2007 - Rev. 0  
1
Publication Order Number:  
NB4N121K/D  
1234567...10

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NB4N121KMNR2G 替代型号

型号 品牌 替代类型 描述 数据表
NB4N121KMNG ONSEMI

完全替代

 3.3V Differential In 1:21 Differential Fanout Clock Driver with HCSL level Output

与NB4N121KMNR2G相关器件

型号 品牌 获取价格 描述 数据表
NB4N316M ONSEMI

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