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MT93L00AV

更新时间： 2024-01-01 11:42:46
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页数 文件大小 规格书
39页 640K
描述
Multi-Channel Voice Echo Canceller

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MT93L00AV 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：LBGA, BGA208,16X16,40Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.8
JESD-30 代码：S-PBGA-B208JESD-609代码：e0
长度：17 mm湿度敏感等级：3
功能数量：1端子数量：208
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA208,16X16,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：225
电源：1.8,3.3 V认证状态：Not Qualified
座面最大高度：1.5 mm子类别：Codecs
标称供电电压：1.8 V表面贴装：YES
技术：CMOS电信集成电路类型：ISDN ECHO CANCELLER
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：17 mmBase Number Matches：1

MT93L00AV 数据手册

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MT93L00A  
Multi-Channel Voice Echo Canceller  
Data Sheet  
March 2005  
Not recommended for new designs. Use the  
ZL38065, 32 channel VEC with enhanced  
algorithm.  
Ordering Information  
MT93L00AB 100-Pin LQFP  
MT93L00AV 208-Ball LBGA  
Features  
•
Independent multiple channels of echo  
-40°C to +85°C  
cancellation; from 32 channels of 64 ms to 16  
channels of 128 ms with the ability to mix  
channels at 128 ms or 64 ms in any combination  
•
•
•
•
Protection against narrow band signal divergence  
Offset nulling of all PCM channels  
•
Independent Power Down mode for each group of  
2 channels for power management  
10 MHz or 20 MHz master clock operation  
•
•
•
ITU-T G.165 and G.168 compliant  
Field proven, high quality performance  
3.3 V pads and 1.8 V Logic core operation with  
5 V tolerant inputs  
Compatible to ST-BUS and GCI interface at  
2 Mbps serial PCM  
•
•
•
•
•
•
•
•
•
•
No external memory required  
Non-multiplexed microprocessor interface  
IEEE-1149.1 (JTAG) Test Access Port  
Applications  
•
•
PCM coding, µ/A-Law ITU-T G.711 or sign  
magnitude  
Per channel Fax/Modem G.164 2100 Hz or G.165  
2100 Hz phase reversal Tone Disable  
Voice over IP network gateways  
Voice over ATM, Frame Relay  
T1/E1/J1 multichannel echo cancellation  
Wireless base stations  
•
•
•
•
Per channel echo canceller parameters control  
Transparent data transfer and mute  
Fast reconvergence on echo path changes  
Non-Linear Processor with high quality subjective  
performance  
Echo Canceller pools  
DCME, satellite and multiplexer systems  
V
V
DD1 (3.3 V)  
V
DD2 (1.8 V)  
SS  
ODE  
Echo Canceller Pool  
Rin  
Sin  
Rout  
Sout  
Group 0  
Group 1  
ECA/ECB  
Group 2  
ECA/ECB  
Group 3  
ECA/ECB  
Parallel  
to  
Serial  
to  
ECA/ECB  
Serial  
Parallel  
Group 4  
ECA/ECB  
Group 5  
ECA/ECB  
Group 6  
ECA/ECB  
Group 7  
ECA/ECB  
MCLK  
Fsel  
Group 8  
ECA/ECB  
Group 9  
ECA/ECB  
Group 10 Group 11  
ECA/ECB ECA/ECB  
PLL  
IC0  
Note:  
Group 12 Group 13 Group 14 Group 15  
ECA/ECB ECA/ECB ECA/ECB ECA/ECB  
Refer to Figure 4  
for Echo Canceller  
block diagram  
C4i  
F0i  
RESET  
Timing  
Unit  
Test Port  
Microprocessor Interface  
DS CS R/W A10-A0 DTA D7-D0 IRQ TMS TDI TDO TCK TRST  
Figure 1 - Functional Block Diagram  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2002-2005, Zarlink Semiconductor Inc. All Rights Reserved.  
1234567...39

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