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MT90826AG

更新时间： 2024-09-24 21:53:55
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加拿大卓联 - ZARLINK 开关电信集成电路电信转换电路电信电路
页数 文件大小 规格书
46页 571K
描述
Quad Digital Switch

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MT90826AG 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：BGA, BGA169,13X13Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.64
Is Samacsys：NJESD-30 代码：S-PBGA-B160
JESD-609代码：e0长度：23 mm
功能数量：1端子数量：160
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA169,13X13封装形状：SQUARE
封装形式：GRID ARRAY峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
座面最大高度：2.26 mm子类别：Other Telecom ICs
最大压摆率：0.1 mA标称供电电压：3.3 V
表面贴装：YES技术：CMOS
电信集成电路类型：DIGITAL TIME SWITCH温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1.5 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：23 mm
Base Number Matches：1

MT90826AG 数据手册

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MT90826  
Quad Digital Switch  
Data Sheet  
August 2005  
Features  
•
•
•
•
•
4,096 × 4,096 channel non-blocking switching at  
Ordering Information  
MT90826AL 160 Pin MQFP  
MT90826AG 160 Ball PBGA  
8.192 or 16.384 Mbps  
Trays  
Trays  
Trays  
Per-channel variable or constant throughput  
delay  
MT90826AV  
144 Ball LBGA  
Accepts 32 ST-BUS streams of 2.048 Mbps,  
4.096 Mbps, 8.192 Mbps or 16.384 Mbps  
MT90826AL1 160 Pin MQFP* Trays  
*Pb Free Matte Tin  
-40°C to +85°C  
Split Rate mode provides a rate conversion option  
to convert data from one rate to another rate  
Applications  
Automatic frame offset delay measurement for  
ST-BUS input streams  
Per-stream input delay programming  
•
•
•
•
•
•
Medium switching platforms  
CTI application  
Voice/data multiplexer  
Digital cross connects  
WAN access system  
Wireless base stations  
•
•
•
•
Per-stream output advancement programming  
Per-channel high impedance output control  
Bit Error Monitoring on selected ST-BUS input  
and output channels.  
•
•
•
•
Per-channel message mode  
Connection memory block programming  
IEEE-1149.1 (JTAG) Test Port  
3.3 V local I/O with 5 V tolerant inputs and TTL  
compatible outputs  
V
V
ODE  
TMS TDI TDO TCK TRST  
Test Port  
RESET  
DD  
SS  
Parallel  
to  
Serial  
to  
STi0/FEi0  
STo0  
Output  
MUX  
STi1/FEi1  
STo1  
Multiple Buffer  
Data Memory  
•
•
Serial  
•
Parallel  
•
•
Converter  
•
Converter  
STi31/FEi31  
STo31  
Connection  
Memory  
Internal  
Registers  
Timing Unit  
Microprocessor Interface  
PLLV  
PLLV  
CLK F0i  
SS  
DS CS R/W A13-A0 DTA  
D15-D0  
DD  
Figure 1 - Functional Block Diagram  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2003-2005, Zarlink Semiconductor Inc. All Rights Reserved.  
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