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MT90826

更新时间： 2024-02-01 06:19:31
品牌 Logo 应用领域
MITEL 开关
页数 文件大小 规格书
30页 134K
描述
Quad Digital Switch

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MT90826 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：LBGA, BGA144,12X12,40针数：144
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.68JESD-30 代码：S-PBGA-B144
JESD-609代码：e0长度：13 mm
功能数量：1端子数量：144
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA144,12X12,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.25 mm子类别：Other Telecom ICs
最大压摆率：100 mA标称供电电压：3.3 V
表面贴装：YES技术：CMOS
电信集成电路类型：DIGITAL TIME SWITCH温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：13 mm
Base Number Matches：1

MT90826 数据手册

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MT90826  
Quad Digital Switch  
Advanced Information  
DS5197  
ISSUE 2  
June 1999  
Features  
•
•
•
•
•
4,096 × 4,096 channel non-blocking switching  
at 8.192 or 16.384 Mb/s  
Ordering Information  
Per-channel variable or constant throughput  
delay  
MT90826AL  
MT90826AG  
160 Pin MQFP  
160 Pin PBGA  
Accept ST-BUS streams of 2.048Mb/s,  
4.096Mb/s, 8.192Mb/s, or 16.384 Mb/s  
-40 to +85 C  
Split Rate mode allows mix of two bit rates and  
rate conversions  
Automatic frame offset delay measurement for  
ST-BUS input and output streams  
Description  
The MT90826 Quad Digital Switch has a non-  
blocking switch capacity of 4,096 x 4,096 channels at  
a serial bit rate of 8.192Mb/s or 16.384 Mb/s, 2,048 x  
2,048 channels at 4.096Mb/s and 1024 x 1024  
channels at 2.048Mb/s. The device has many  
features that are programmable on a per stream or  
per channel basis, including message mode, input  
offset delay and high impedance output control.  
•
•
•
Per-stream frame delay offset programming  
Per-channel high impedance output control  
Bit Error Monitoring on selected ST-BUS input  
and output channels.  
•
•
•
•
Per-channel message mode  
Connection memory block programming  
IEEE-1149.1 (JTAG) Test Port  
3.3V local I/O with 5V tolerant inputs and TTL  
compatible outputs  
The per stream input and output delay control is  
particularly useful for managing large multi-chip  
switches with a distributed backplane.  
Applications  
•
•
•
•
•
•
Medium and large switching platforms  
CTI application  
Operating in Split Rate mode allows for switching  
between two groups of bit rate streams.  
Voice/data multiplexer  
Digital cross connects  
WAN access system  
Wireless base stations  
V
V
SS  
ODE  
TMS TDI TDO TCK TRST IC1 RESET  
DD  
Test Port  
Parallel  
to  
Serial  
to  
STi0/FEi0  
STi1/FEi1  
STo0  
STo1  
•
•
Output  
MUX  
Multiple Buffer  
Data Memory  
•
•
•
Serial  
Parallel  
Converter  
•
Converter  
STi31/FEi31  
STo31  
Connection  
Internal  
Registers  
Memory  
Timing  
Unit  
Microprocessor Interface  
PLLV  
DD  
PLLV  
CLK F0i IC2 IC3 DT1 AT1  
DS CS R/W A13-A0 DTA  
D15-D0  
SS  
Figure 1 - Functional Block Diagram  
1
1234567...30

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