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MT90520AG

更新时间： 2024-02-23 05:40:57

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加拿大卓联 - ZARLINK		/
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描述
8-Port Primary Rate Circuit Emulation AAL1 SAR

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MT90520AG 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	BGA, BGA456,26X26,50	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.88
应用程序：	ATM	JESD-30 代码：	S-PBGA-B456
JESD-609代码：	e0	长度：	35 mm
功能数量：	1	端子数量：	456
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA456,26X26,50	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	225
电源：	2.5,3.3 V	认证状态：	Not Qualified
座面最大高度：	2.46 mm	子类别：	ATM/SONET/SDH ICs
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	电信集成电路类型：	ATM/SONET/SDH SEGMENTATION AND REASSEMBLY DEVICE
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	35 mm

MT90520AG 数据手册

MT90520

8-Port Primary Rate

Circuit Emulation AAL1 SAR

Data Sheet

January 2004

Features

Ordering Information

•

AAL1 Segmentation and Reassembly device

MT90520AG 456 Pin Plastic BGA

compliant with Circuit Emulation Services (CES)

standard (af-vtoa-0078.000)

-40 to +85°C

•

Supports both Unstructured and Structured

Circuit Emulation of 8 independent DS1/E1/ST-

BUS interfaces

Residual Time Stamp (SRTS) via 8 independent

PLLs

•

Dual-mode (ATM-end or PHY-end) UTOPIA port

operates in Level 1 or Level 2 mode for

connection to external PHY or ATM devices with

UTOPIA clock rate up to 52 MHz

TDM bus provides 8 bidirectional serial streams

at 1.544, 2.048, or 4.096 MHz - compatible with

Generic (1.544 Mbps or 2.048 Mbps) and ST-

BUS (2.048 Mbps) interfaces

Supports master and slave TDM backplane bus

clock operation

Supports TDM and UTOPIA loopback functions

•

Supports AAL1 trunking, with up to 128 TDM

channels per VC (af-vtoa-0089.001)

Supports CAS transmission and reception in all

structured modes of operation

Supports simultaneous processing of up to 256

bidirectional Virtual Circuits

Supports mixed DS1/E1 operation

Supports mixed Unstructured and Structured CES

operation

Fully flexible DS0 assignment

Complete clock recovery solution provided on-

chip: Synchronous, Adaptive, or Synchronous

•

16-bit microprocessor port, configurable to

Motorola or Intel timing

Master clock rate of 66.0 MHz

•

External

VC Look-Up

Table

Segmentation / Reassembly

Circular Buffers

Synchronous

SRAM (ZBT)

External Memory Controller

Tx/Segmentation (X 8)

MT90520

UTOPIA

OUTPUT

BLOCK

SAR

TDM

TDM Input

Interface

INPUT

BLOCK

Local

Memory

Clock Control

/Recovery

Interface

UTOPIA

Clock

Management

Interface

Local

Memory

TDM

OUTPUT

BLOCK

UTOPIA

INPUT

BLOCK

RX SARs

(UDT, SDT,

Data)

PLL

TDM Output

Interface

Rx/Reassembly (X 8)

Microprocessor

Interface Logic

Boundary-

Scan Logic

16-bit Microprocessor

Interface

JTAG

Interface

Figure 1 - MT90520 Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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