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MT90503AG

更新时间： 2024-02-04 05:59:35

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加拿大卓联 - ZARLINK		ATM集成电路 SONET集成电路 SDH集成电路电信集成电路电信电路异步传输模式
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233页	1319K
描述
2048VC AAL1 SAR

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MT90503AG 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	BGA, BGA503,29X29,50	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
Is Samacsys：	N	应用程序：	ATM;SDH;SONET
JESD-30 代码：	S-PBGA-B503	JESD-609代码：	e0
长度：	40 mm	功能数量：	1
端子数量：	503	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA503,29X29,50
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	220	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	2.56 mm
子类别：	ATM/SONET/SDH ICs	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	ATM/SONET/SDH SEGMENTATION AND REASSEMBLY DEVICE
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	40 mm	Base Number Matches：	1

MT90503AG 数据手册

MT90503

2048VC AAL1 SAR

Data Sheet

December 2004

Features

•

AAL1 Segmentation and Reassembly device

capable of simultaneously processing up to 2048

bidirectional VCs

Ordering Information

MT90503AG 503 Pin PBGA

•

AAL1 cell format for "Structured DS1/E1 N x

64kbps Service" as per ATM Forum AF-VTOA-

0078.000 "Circuit Emulation Services

Interoperability Specifications" (Nx64 Basic

Service, DS1 Nx64 Service with CAS, and E1

Nx64 Service with CAS)

For temperature range, see page 207.

•

TDM to ATM transmission latency less than 250

µs

•

Two UTOPIA ports (Level 2, 16-bit, 50 MHz) with

loopback function for dual fibre ring applications

Support for clock recovery - Adaptive Clock

Recovery, Synchronous Residual Time Stamp

(SRTS) or external

Third UTOPIA port for connection to an external

AAL5 SAR processor, or for chaining multiple

MT90503 or other SAR or IMA devices

•

Support master and slave TDM bus clock

operation

•

Flexible aggregation capabilities (Nx64) to allow

any combination of 64 Kbps

8- or 16-bit microprocessor port, configurable to

Motorola or Intel timing

TDM bus provides 32 bidirectional serial TDM

streams at 2.048, 4.096, or 8.192 Mbps for up to

4096 TDM 64 Kbps channels

•

Master clock rate up to 80 MHz

Single power supply device (3.3V)

IEEE 1149 (JTAG) interface

•

Compatible with H.100 and H.110 interfaces

Address bus and 8- or

16-bit Data bus

Control Memory

(external SSRAM)

CPU Module

UTOPIA

Control Memory

Controller

Registers

Module

RXA Port

TXA Port

RXB Port

TXB Port

RXC Port

TXC Port

Port

TX_SAR

Module

RX_SAR

Module

H.100/

H.110

TDM

Module

TDM Bus

4096 x

64kbps

Port

Data Memory

Controller

Clock

Recovery

Submodule

Boundary

Scan Logic

Clock Signals

JTAG

Interface

Data Memory

(external SSRAM)

Figure 1 - Functionl Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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