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MT36LSDT25672Y-133

更新时间： 2024-09-29 00:52:07

品牌	Logo	应用领域
镁光 - MICRON		时钟动态存储器光电二极管内存集成电路
页数	文件大小	规格书
30页	1002K
描述
Synchronous DRAM Module

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MT36LSDT25672Y-133 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	DIMM, DIMM168	Reach Compliance Code：	compliant
风险等级：	5.75	最长访问时间：	5.4 ns
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PDMA-N168	内存密度：	19327352832 bit
内存集成电路类型：	SYNCHRONOUS DRAM MODULE	内存宽度：	72
端子数量：	168	字数：	268435456 words
字数代码：	256000000	最高工作温度：	70 °C
最低工作温度：		组织：	256MX72
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIMM	封装等效代码：	DIMM168
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	8192	最大待机电流：	0.072 A
子类别：	DRAMs	最大压摆率：	13.32 mA
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

MT36LSDT25672Y-133 数据手册

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1GB, 2GB: (x72, ECC, DR) 168-Pin SDRAM RDIMM

Fe a t u re s

Syn ch ro n o u s DRAM Mo d u le

MT36LSDT12872 – 1GB

MT36LSDT25672 – 2GB

For the latest data sheet, refer to Micron’s Web site: www.micron.com/products/modules

Fig u re 1:

168-Pin DIMM (MO-161)

Fe a t u re s

• 168-pin, dual in-line memory module (DIMM)

• PC100- and PC133-compliant

Standard 1.70in. (43.18mm)

• Registered inputs with one-clock delay

• Phase-lock loop (PLL) clock driver to reduce loading

• Utilizes 125 MHz and 133 MHz SDRAM

components

• Supports ECC error detection and correction

• 1GB (128 Meg x 72) and 2GB (256 Meg x 72)

• Single +3.3V power supply

Low-Profile 1.20in. (30.48mm)

• Fully synchronous; all signals registered on positive

edge of PLL clock

• Internal pipelined operation; column address can

be changed every clock cycle

• Internal SDRAM banks for hiding row access/

precharge

• Programmable burst lengths: 1, 2, 4, 8, or full page

• Auto precharge, includes concurrent auto precharge

• Auto refresh mode

• Self refresh mode: 64ms, 4,096-cycle refresh

• LVTTL-compatible inputs and outputs

• Serial presence-detect (SPD)

Op t io n s

• Package

168-pin DIMM (standard)

168-pin DIMM (lead-free)

• Frequency/ CAS Latency²

133 MHz/ CL = 2

Ma rkin g

-13E

-133

• Gold edge contacts

133 MHz/ CL = 3

• PCB

Ta b le 1:

Tim in g Pa ra m e t e rs

Standard 1.70in (43.18mm)

See note on page 2

CL = CAS (READ) latency

Low-Profile 1.20in. (30.48mm) See note on page 2

Acce ss Tim e

Mo d u le

Ma rkin g

Se t u p

Ho ld

Tim e

Notes: 1. Contact Micron for product availability.

2. Registered mode adds one clock cycle to CL.

Clo ck

CL = 2 CL = 3 Tim e

-13E

-133

133 MHz

5.4ns

–

1.5

0.8

5.4ns

Ta b le 2:

Ad d re ss Ta b le

Pa ra m e t e r

1GB

2GB

Refresh Count

Device Banks

4 (BA0, BA1)

256Mb (64 Meg x 4)

8K (A0–A12)

512Mb (128 Meg x 4)

8K (A0–A12)

Device Configuration

Row Addressing

2K (A0–A9, A11)

4K (A0–A9, A11, A12)

2 (S0#, S2#; S1#, S3#)

Column Addressing

Module Ranks

2 (S0#, S2#; S1#, S3#)

PDF: 09005aef80b1835d/Source: 09005aef80b18348

SD36C128_256x72G.fm - Rev. E 6/05 EN

Micron Technology, Inc., reserves the right to change products or specifications without notice.

Products and specifications discussed herein are subject to change by Micron without notice.

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