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MPC961PFAR2

更新时间： 2024-09-23 14:53:55

品牌	Logo	应用领域
摩托罗拉 - MOTOROLA		PC
页数	文件大小	规格书
12页	167K
描述
PLL Based Clock Driver, MPC900 Series, 17 True Output(s), 0 Inverted Output(s), PQFP32, LQFP-32

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MPC961PFAR2 技术参数

生命周期：	Transferred	包装说明：	LQFP,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.67	Is Samacsys：	N
其他特性：	CAN ALSO OPERATE AT 3.3V SUPPLY	系列：	MPC900
输入调节：	DIFFERENTIAL	JESD-30 代码：	S-PQFP-G32
长度：	7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	17
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.15 ns	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
宽度：	7 mm	最小 fmax：	100 MHz
Base Number Matches：	1

MPC961PFAR2 数据手册

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by MPC961P/D

SEMICONDUCTOR TECHNICAL DATA

The MPC961 is a 2.5V or 3.3V compatible, 1:18 PLL based zero delay

buffer. With output frequencies of up to 200MHz, output skews of 150ps

the device meets the needs of the most demanding clock tree

applications.

LOW VOLTAGE

• Fully Integrated PLL

ZERO DELAY BUFFER

• Up to 200MHz I/O Frequency

• LVCMOS Outputs

• Outputs Disable in High Impedance

• LVPECL Reference Clock Options

• LQFP Packaging

• ±50ps Cycle–Cycle Jitter

• 150ps Output Skews

The MPC961 is offered with two different input configurations. The

MPC961C offers an LVCMOS reference clock while the MPC961P offers

an LVPECL reference clock.

When pulled high the OE pin will force all of the outputs (except QFB)

into a high impedance state. Because the OE pin does not affect the QFB

output, down stream clocks can be disabled without the internal PLL

losing lock.

FA SUFFIX

32–LEAD LQFP PACKAGE

CASE 873A–02

The MPC961 is fully 2.5V or 3.3V compatible and requires no external

loop filter components. All control inputs accept LVCMOS compatible

levels and the outputs provide low impedance LVCMOS outputs capable

of driving terminated 50 transmission lines. For series terminated lines

the MPC961 can drive two lines per output giving the device an effective

fanout of 1:36. The device is packaged in a 32 lead LQFP package to

provide the optimum combination of board density and performance.

VCC

50k

PCLK

PLL

Ref

100 – 200 MHz

50k

50 – 100 MHz

FB_IN

F_RANGE

Q14

Q15

Q16

50k

QFB

The MPC961P requires an external RC filter for the analog power supply pin V . Please see applications section for details.

CCA

Figure 1. MPC961P Logic Diagram

04/01

Motorola, Inc. 2001

REV 2

12 3 4 5 6 7...12

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型号	品牌	获取价格	描述	数据表
MPC962305	MOTOROLA	获取价格	Low-Cost 3.3 V Zero Delay Buffer
MPC962305D-1	MOTOROLA	获取价格	Low-Cost 3.3 V Zero Delay Buffer
MPC962305D-1	IDT	获取价格	Low-Cost, 3.3V Zero Delay Buffer
MPC962305D-1	NXP	获取价格	962305 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8, 0.15
MPC962305D-1H	MOTOROLA	获取价格	Low-Cost 3.3 V Zero Delay Buffer
MPC962305D-1H	NXP	获取价格	IC,1:5 OUTPUT,SOP,8PIN,PLASTIC
MPC962305D-1H	IDT	获取价格	Low-Cost, 3.3V Zero Delay Buffer
MPC962305D-1HR2	MOTOROLA	获取价格	Low-Cost 3.3 V Zero Delay Buffer
MPC962305D-1HR2	IDT	获取价格	Low-Cost, 3.3V Zero Delay Buffer
MPC962305D-1HR2	NXP	获取价格	IC,1:5 OUTPUT,SOP,8PIN,PLASTIC

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