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MK2049-34SILF

更新时间： 2024-11-28 15:43:11

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艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
8页	146K
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Clock Generator, 77.76MHz, PDSO20, 0.300 INCH, SOIC-20

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MK2049-34SILF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	0.300 INCH, SOIC-20	针数：	20
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.82
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e3
长度：	12.8 mm	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	77.76 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	17.664 MHz	认证状态：	Not Qualified
座面最大高度：	2.65 mm	最大供电电压：	3.45 V
最小供电电压：	3.15 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	7.5 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

MK2049-34SILF 数据手册

MK2049-34

3.3 Volt Communications Clock VCXO PLL

Description

Features

The MK2049-34 is a VCXO Phased Locked Loop (PLL)

based clock synthesizer that accepts multiple input

frequencies. With an 8 kHz clock input as a reference,

the MK2049-34 generates T1, E1, T3, E3, ISDN, xDSL,

and other communications frequencies. This allows for

the generation of clocks frequency-locked and

phase-locked to an 8 kHz backplane clock, simplifying

clock synchronization in communications systems. The

MK2409-34 can also accept a T1 or E1 input clock and

provide the same output for loop timing. All outputs are

frequency locked together and to the input.

• Packaged in 20-pin SOIC

• 3.3 V + 5% operation

• Fixed I/O phase relationship on all selections

• Meets the TR62411, ETS300 011, and GR-1244

specification for MTIE, Pull-in/Hold-in Range, Phase

Transients, and Jitter Generation for Stratum 3, 4,

and 4E

• Accepts multiple inputs: 8 kHz backplane clock, Loop

Timing frequencies, or 10 to 36 MHz

• Locks to 8 kHz + 100 ppm (External mode)

This part also has a jitter-attenuated Buffer capability.

In this mode, the MK2049-34 is ideal for filtering jitter

from 27 MHz video clocks or other clocks with high

jitter.

• Buffer Mode allows jitter attenuation of 10 to 36 MHz

input and x1/x0.5 or x2/x4 outputs

• Exact internal ratios enable zero ppm error

• Output clock rates include T1, E1, T3, E3, ISDN,

xDSL, and the OC3 submultiples

ICS can customize these devices for many other

different frequencies.

• See also the MK2049-36 and MK2049-45

Block Diagram

EXTERNAL PULLABLE CRYSTAL

(external loop filter)

INPUT REFERENCE

CLOCK

(TYPICALLY 8KHZ)

FREQUENCY

MULTIPLYING

VCXO-BASED

PLL

CLOCK OUTPUT

PLL

(MASTER CLOCK

GENERATOR)

CLOCK OUTPUT / 2

8 KHZ (REGENERATED)

FREQUENCY SELECT

MDS 2049-34 F

Revision 102203

Integrated Circuit Systems, Inc. z 525 Race Street, San Jose, CA 95126 z tel (408) 297-1201 z www.icst.com

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型号	品牌	获取价格	描述	数据表
MK2049-34SILFTR	IDT	获取价格	Clock Generator, 77.76MHz, PDSO20, 0.300 INCH, SOIC-20
MK2049-34SITR	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-35	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-35SI	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-35SITR	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-36	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-36SI	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-36SITR	ICSI	获取价格	3.3 V Communications Clock PLL
MK2049-44SILF	IDT	获取价格	Clock Generator, 51.84MHz, PDSO20, 0.300 INCH, SOIC-20
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