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MIP2K40MS

更新时间： 2024-09-23 21:08:43
品牌 Logo 应用领域
松下 - PANASONIC 电池光电二极管
页数 文件大小 规格书
6页 685K
描述
Battery Charge Controller, PDIP7

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MIP2K40MS 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：DIP, DIP7/8,.3Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.76模拟集成电路 - 其他类型：BATTERY CHARGE CONTROLLER
JESD-30 代码：R-PDIP-T7端子数量：7
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP7/8,.3封装形状：RECTANGULAR
封装形式：IN-LINE电源：5.9 V
认证状态：Not Qualified子类别：Power Management Circuits
最大供电电流 (Isup)：0.57 mA标称供电电压 (Vsup)：5.9 V
表面贴装：NO端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
Base Number Matches：1

MIP2K40MS 数据手册

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MIP2K40MS  
Silicon MOS FET type integrated circuit  
Features  
Package  
Built-in jitter function  
ꢀCode  
DIP7-A1  
ꢀPin Name  
1. VDD  
2. FB  
Built-in charge protection circuit  
Built-in overheating, loadshorting and overvoltage protection circuits  
5. DRAIN  
6.  
7. SOURCE  
8. SOURCE  
Applications  
Chargers (for DSC, etc.)  
AC adapter  
3. CL  
4. VCC  
Marking Symbol: MIP2K4  
Absolute Maximum Ratings Ta = 25°C±3°C  
Parameter  
DRAIN voltage  
Symbol  
VD  
Rating  
- 0.3 to +700  
- 0.3 to +45  
- 0.3 to +8  
- 0.3 to +8  
500  
Unit  
V
VCC voltage  
VCC  
VDD  
VFB  
IFB  
V
VDD voltage  
V
Feedback voltage  
Feedback current  
CL pin voltage  
V
mA  
V
VCL  
ICL  
- 0.3 to +8  
150  
CL pin current  
mA  
A
Output peak current *  
Channel temperature  
Storage temperature  
IDP  
2.2  
Tch  
150  
°C  
°C  
Tstg  
-55 to +150  
Note) : The guarantee within the following pulse width.  
*
Leading edge blanking delay + Current limit delay ton(BLK) + td(OCL)  
Block Diagram  
VCC  
DRAIN  
VCC UV  
Regulator  
VDD  
CL  
VCC(ON)  
VCC(OV)  
Constant  
VDD  
VCC OVP  
current resource  
Overheat  
S
Q
Q
protection  
VDD UV  
Restart  
trigger  
R
Oscillator with Jitter  
MAXDC  
Gate driver  
Power  
ILIMIT  
variable circuit  
MOSFET  
fosc(L)  
CLOCK  
S
Q
Q
IN  
R
ICL_LOW  
VCL_OUT  
Blanking pulse  
generation  
ILIMIT  
compensation  
circuit in on-state  
Light load detection  
For intermittent  
FB  
Oscillation control  
Drain current  
for detection  
VCL  
Clamp circuit  
(ILIMIT setting)  
SOURCE  
Publication date: October 2010  
Ver. AEF  
1
123456

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