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MC74HC73ADTR2G

更新时间： 2024-09-23 12:19:55
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安森美 - ONSEMI 触发器栅
页数 文件大小 规格书
9页 160K
描述
Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS

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MC74HC73ADTR2G 技术参数

是否无铅： 不含铅生命周期：Active
零件包装代码：TSSOP包装说明：TSSOP, TSSOP14,.25
针数：14Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：1.45
系列：HC/UHJESD-30 代码：R-PDSO-G14
JESD-609代码：e4长度：5 mm
负载电容（CL）：50 pF逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：20000000 Hz最大I（ol）：0.004 A
湿度敏感等级：1位数：2
功能数量：2端子数量：14
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP14,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2/6 V传播延迟（tpd）：190 ns
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：FF/Latches最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：NEGATIVE EDGE宽度：4.4 mm
Base Number Matches：1

MC74HC73ADTR2G 数据手册

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MC74HC73A  
Dual J-K Flip-Flop with  
Reset  
High−Performance Silicon−Gate CMOS  
The MC74HC73A is identical in pinout to the LS73. The device  
inputs are compatible with standard CMOS outputs; with pullup  
resistors, they are compatible with LSTTL outputs.  
Each flip−flop is negative−edge clocked and has an active−low  
asynchronous reset.  
http://onsemi.com  
MARKING  
DIAGRAMS  
The MC74HC73A is identical in function to the HC107, but has a  
different pinout.  
14  
1
PDIP−14  
N SUFFIX  
CASE 646  
MC74HC73AN  
AWLYYWWG  
14  
Features  
1
• Output Drive Capability: 10 LSTTL Loads  
• Outputs Directly Interface to CMOS, NMOS, and TTL  
• Operating Voltage Range: 2.0 to 6.0 V  
14  
SOIC−14  
D SUFFIX  
HC73AG  
AWLYWW  
• Low Input Current: 1.0 mA  
14  
CASE 751A  
• High Noise Immunity Characteristic of CMOS Devices  
• In Compliance with the JEDEC Standard No. 7.0 A Requirements  
• Chip Complexity: 92 FETs or 23 Equivalent Gates  
• These are Pb−Free Devices  
1
1
14  
HC  
73A  
ALYWG  
G
TSSOP−14  
DT SUFFIX  
CASE 948G  
14  
LOGIC DIAGRAM  
14  
PIN ASSIGNMENT  
1
1
J1  
CLOCK 1  
K1  
12  
13  
J1  
CLOCK 1  
RESET 1  
K1  
1
2
14  
13 Q1  
12  
Q1  
Q1  
1
3
2
A
WL, L  
YY, Y  
= Assembly Location  
= Wafer Lot  
3
4
Q1  
= Year  
V
CC  
11 GND  
10 K2  
WW, W = Work Week  
= Pb−Free Package  
(Note: Microdot may be in either location)  
RESET 1  
G or G  
CLOCK 2  
RESET 2  
J2  
5
6
7
7
5
9
8
Q2  
Q2  
J2  
CLOCK 2  
K2  
9
8
Q2  
Q2  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 5 of this data sheet.  
10  
6
RESET 2  
PIN 4 = V  
CC  
PIN 11 = GND  
FUNCTION TABLE  
Inputs  
Outputs  
Reset Clock  
J
K
Q
Q
L
X
X
L
L
H
H
X
X
X
X
L
H
L
H
X
X
X
L
H
H
H
H
H
H
H
H
No Change  
L
H
H
L
Toggle  
L
H
No Change  
No Change  
No Change  
© Semiconductor Components Industries, LLC, 2009  
1
Publication Order Number:  
December, 2009 − Rev. 7  
MC74HC73/D  
1234567...9

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MC74HC73ADTR2G 替代型号

型号 品牌 替代类型 描述 数据表
MC74HC73ADR2G ONSEMI

完全替代

 Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS
MC74HC73ADG ONSEMI

完全替代

 Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS

与MC74HC73ADTR2G相关器件

型号 品牌 获取价格 描述 数据表
MC74HC73ANG ONSEMI

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 		Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS
MC74HC73D MOTOROLA

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 		Dual J-K Flip-Flop with Reset
MC74HC73DD ROCHESTER

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 		J-K Flip-Flop
MC74HC73DDS ROCHESTER

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 		J-K Flip-Flop
MC74HC73DR2 MOTOROLA

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 		HC/UH SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, PL
MC74HC73DS ROCHESTER

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 		J-K Flip-Flop
MC74HC73D-TR MOTOROLA

获取价格

 		暂无描述
MC74HC73JD ROCHESTER

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 		J-K Flip-Flop
MC74HC73JDS ROCHESTER

获取价格

 		J-K Flip-Flop
MC74HC73N MOTOROLA

获取价格

 		Dual J-K Flip-Flop with Reset

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