MC74HC73ADTG

更新时间： 2024-09-23 13:00:19

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安森美 - ONSEMI		触发器栅
页数	文件大小	规格书
9页	160K
描述
Dual JK Flip Flop with Reset, TSSOP-14, 96-TUBE

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MC74HC73ADTG 技术参数

是否无铅：	不含铅	生命周期：	Active
包装说明：	TSSOP,	针数：	14
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
Factory Lead Time：	1 week	风险等级：	5.65
系列：	HC/UH	JESD-30 代码：	R-PDSO-G14
JESD-609代码：	e4	长度：	5 mm
逻辑集成电路类型：	J-K FLIP-FLOP	湿度敏感等级：	1
位数：	2	功能数量：	2
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-55 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：	190 ns	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	6 V	最小供电电压 (Vsup)：	2 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子面层：	Nickel/Palladium/Gold (Ni/Pd/Au)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
触发器类型：	NEGATIVE EDGE	宽度：	4.4 mm
Base Number Matches：	1

MC74HC73ADTG 数据手册

MC74HC73A

Dual J-K Flip-Flop with

Reset

High−Performance Silicon−Gate CMOS

The MC74HC73A is identical in pinout to the LS73. The device

inputs are compatible with standard CMOS outputs; with pullup

resistors, they are compatible with LSTTL outputs.

Each flip−flop is negative−edge clocked and has an active−low

asynchronous reset.

http://onsemi.com

MARKING

DIAGRAMS

The MC74HC73A is identical in function to the HC107, but has a

different pinout.

PDIP−14

N SUFFIX

CASE 646

MC74HC73AN

AWLYYWWG

Features

• Output Drive Capability: 10 LSTTL Loads

• Outputs Directly Interface to CMOS, NMOS, and TTL

• Operating Voltage Range: 2.0 to 6.0 V

SOIC−14

D SUFFIX

HC73AG

AWLYWW

• Low Input Current: 1.0 mA

CASE 751A

• High Noise Immunity Characteristic of CMOS Devices

• In Compliance with the JEDEC Standard No. 7.0 A Requirements

• Chip Complexity: 92 FETs or 23 Equivalent Gates

• These are Pb−Free Devices

73A

ALYWG

TSSOP−14

DT SUFFIX

CASE 948G

LOGIC DIAGRAM

PIN ASSIGNMENT

CLOCK 1

RESET 1

13 Q1

WL, L

YY, Y

= Assembly Location

= Wafer Lot

= Year

11 GND

10 K2

WW, W = Work Week

= Pb−Free Package

(Note: Microdot may be in either location)

RESET 1

G or G

CLOCK 2

RESET 2

CLOCK 2

ORDERING INFORMATION

See detailed ordering and shipping information in the package

dimensions section on page 5 of this data sheet.

RESET 2

PIN 4 = V

PIN 11 = GND

FUNCTION TABLE

Inputs

Outputs

Reset Clock

No Change

Toggle

No Change

Publication Order Number:

December, 2009 − Rev. 7

MC74HC73/D

12 3 4 5 6 7...9

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与MC74HC73ADTG相关器件

型号	品牌	获取价格	描述	数据表
MC74HC73ADTR2G	ONSEMI	获取价格	Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS
MC74HC73ANG	ONSEMI	获取价格	Dual J-K Flip-Flop with Reset High−Performance Silicon−Gate CMOS
MC74HC73D	MOTOROLA	获取价格	Dual J-K Flip-Flop with Reset
MC74HC73DD	ROCHESTER	获取价格	J-K Flip-Flop
MC74HC73DDS	ROCHESTER	获取价格	J-K Flip-Flop
MC74HC73DR2	MOTOROLA	获取价格	HC/UH SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, PL
MC74HC73DS	ROCHESTER	获取价格	J-K Flip-Flop
MC74HC73D-TR	MOTOROLA	获取价格	暂无描述
MC74HC73JD	ROCHESTER	获取价格	J-K Flip-Flop
MC74HC73JDS	ROCHESTER	获取价格	J-K Flip-Flop

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