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Datasheet > 逻辑 > 总线驱动器/收发器> MC74HC573ADW
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MC74HC573ADW

更新时间： 2024-09-26 23:01:35
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 锁存器
页数 文件大小 规格书
7页 235K
描述
Octal 3-State Inverting Transparent Latch

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MC74HC573ADW 技术参数

生命周期：Transferred零件包装代码：SOIC
包装说明：SOP,针数：20
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.11其他特性：BROADSIDE VERSION OF 373
系列：HC/UHJESD-30 代码：R-PDSO-G20
JESD-609代码：e0长度：12.8 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-55 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
传播延迟（tpd）：48 ns认证状态：Not Qualified
座面最大高度：2.65 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：7.5 mm
Base Number Matches：1

MC74HC573ADW 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
High–Performance Silicon–Gate CMOS  
J SUFFIX  
CERAMIC PACKAGE  
CASE 732–03  
20  
The MC54/74HC573A is identical in pinout to the LS573. The devices are  
compatible with standard CMOS outputs; with pullup resistors, they are  
compatible with LSTTL outputs.  
These latches appear transparent to data (i.e., the outputs change  
asynchronously) when Latch Enable is high. When Latch Enable goes low,  
data meeting the setup and hold time becomes latched.  
The HC573A is identical in function to the HCT373A but has the data  
inputs on the opposite side of the package from the outputs to facilitate PC  
board layout.  
1
1
N SUFFIX  
PLASTIC PACKAGE  
CASE 738–03  
20  
DW SUFFIX  
SOIC PACKAGE  
CASE 751D–04  
20  
1
1
The HC573A is the noninverting version of the HC563A.  
•
•
•
•
•
Output Drive Capability: 15 LSTTL Loads  
Outputs Directly Interface to CMOS, NMOS and TTL  
Operating Voltage Range: 2.0 to 6.0 V  
Low Input Current: 1.0 µA  
In Compliance with the Requirements Defined by JEDEC Standard  
No. 7A  
DT SUFFIX  
TSSOP PACKAGE  
CASE 948E–02  
20  
ORDERING INFORMATION  
MC54HCXXXAJ  
MC74HCXXXAN  
Ceramic  
Plastic  
•
Chip Complexity: 218 FETs or 54.5 Equivalent Gates  
MC74HCXXXADW SOIC  
MC74HCXXXADT TSSOP  
LOGIC DIAGRAM  
PIN ASSIGNMENT  
2
3
4
19  
18  
17  
D0  
D1  
D2  
Q0  
Q1  
Q2  
OUTPUT  
ENABLE  
1
20  
V
CC  
D0  
2
3
19  
18  
Q0  
Q1  
5
6
16  
15  
NONINVERTING  
OUTPUTS  
DATA  
INPUTS  
D3  
D4  
Q3  
Q4  
D1  
D2  
4
17  
Q2  
7
8
14  
13  
D5  
D6  
D7  
Q5  
Q6  
Q7  
D3  
D4  
5
16  
15  
14  
13  
12  
11  
Q3  
Q4  
Q5  
Q6  
Q7  
6
9
12  
D5  
7
11  
1
LATCH ENABLE  
D6  
8
PIN 20 = V  
CC  
PIN 10 = GND  
D7  
9
OUTPUT ENABLE  
LATCH  
ENABLE  
GND  
10  
Design Criteria  
Value  
Units  
ea.  
ns  
Internal Gate Count*  
54.5  
1.5  
FUNCTION TABLE  
Inputs  
Output  
Internal Gate Propagation Delay  
Internal Gate Power Dissipation  
Output Latch  
Enable Enable  
D
Q
5.0  
µW  
pJ  
L
L
L
H
H
L
H
L
X
X
H
Speed Power Product  
0.0075  
L
No Change  
Z
* Equivalent to a two–input NAND gate.  
H
X
X = Don’t Care  
Z = High Impedance  
10/96  
REV 7  
Motorola, Inc. 1996  
1234567

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