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Datasheet > 信号电路 > 锁相环或频率合成电路> MC145145P2
MC145145P2 PDF预览

MC145145P2

更新时间： 2024-11-30 22:58:11
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 信号电路锁相环或频率合成电路光电二极管
页数 文件大小 规格书
2页 58K
描述
4-Bit Data Bus Input PLL F requency Synthesizer

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MC145145P2 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：18
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.81Is Samacsys：N
模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZERJESD-30 代码：R-PDIP-T18
JESD-609代码：e0长度：22.73 mm
功能数量：1端子数量：18
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
认证状态：Not Qualified座面最大高度：4.57 mm
最大供电电压 (Vsup)：9 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
宽度：7.62 mmBase Number Matches：1

MC145145P2 数据手册

 浏览型号MC145145P2的Datasheet PDF文件第2页 
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by MC145145–2/D  
SEMICONDUCTOR TECHNICAL DATA  
P SUFFIX  
PLASTIC DIP  
CASE 707  
Interfaces with Single–Modulus Prescalers  
18  
The MC145145–2 is programmed by a 4–bit input, with strobe and address  
lines. The device features consist of a reference oscillator, 12–bit program-  
mable reference divider, digital phase detector, 14–bit programmable divide–  
by–N counter, and the necessary latch circuitry for accepting the 4–bit input  
data.  
1
DW SUFFIX  
SOG PACKAGE  
CASE 751D  
20  
•
•
•
•
•
•
•
Operating Temperature Range: – 40 to 85°C  
Low Power Consumption Through the Use of CMOS Technology  
3.0 to 9.0 V Supply Range  
Single Modulus 4–Bit Data Bus Programming  
÷N Range = 3 to 16,383, ÷R Range = 3 to 4,095  
“Linearized” Digital Phase Detector Enhances Transfer Function Linearity  
Two Error Signal Options:  
1
ORDERING INFORMATION  
MC145145P2  
MC145145DW2 SOG Package  
Plastic DIP  
Single–Ended (Three–State)  
Double–Ended  
PIN ASSIGNMENTS  
PLASTIC DIP  
D1  
D0  
1
2
3
4
5
6
18  
17  
16  
15  
14  
13  
D2  
NOT RECOMMENDED FOR NEW DESIGNS;  
PRODUCT TO BE PHASED OUT.  
Closest equivalents are the MC145151–2, MC145170–1,  
MC14519X series, and MC14520X series.  
D3  
f
REF  
in  
out  
V
φ
R
SS  
DD  
V
φ
V
OSC  
in  
LD  
PD  
ST  
A2  
BLOCK DIAGRAM  
OSC  
7
8
9
12  
11  
10  
out  
out  
REF  
out  
A0  
A1  
OSC  
in  
12–BIT R COUNTER  
SOG PACKAGE  
OSC  
out  
LOCK  
DETECT  
LATCH 4 LATCH 5 LATCH 6  
LD  
PD  
D1  
D0  
1
2
20  
19  
D2  
D3  
D0  
NC  
3
4
18  
17  
REF  
out  
D1  
D2  
f
φ
R
in  
f
PHASE  
DETECTOR  
A
R
V
V
5
6
16  
15  
φ
V
out  
D3  
A0  
A1  
SS  
f
V
LATCH  
CONTROL  
CIRCUITRY  
LD  
PD  
ST  
A2  
NC  
DD  
LATCHES  
OSC  
in  
7
14  
13  
12  
11  
out  
A2  
ST  
OSC  
8
out  
φ
V
PHASE  
DETECTOR  
B
LATCH 0  
LATCH 1 LATCH 2 L3  
A0  
9
φ
R
A1  
10  
f
in  
14–BIT N COUNTER  
NC = NO CONNECTION  
REV 2  
1/98  
TN98012200  
Motorola, Inc. 1998  
12

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型号 品牌 获取价格 描述 数据表
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