MC14012UBD

更新时间： 2024-09-24 22:12:47

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摩托罗拉 - MOTOROLA		栅极逻辑集成电路光电二极管
页数	文件大小	规格书
7页	324K
描述
UB-Suffix Series COMS Gates

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MC14012UBD 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP,
针数：	14	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.3
系列：	4000/14000/40000	JESD-30 代码：	R-PDSO-G14
JESD-609代码：	e0	长度：	8.65 mm
负载电容（CL）：	50 pF	逻辑集成电路类型：	NAND GATE
功能数量：	2	输入次数：	4
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-55 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
传播延迟（tpd）：	180 ns	认证状态：	Not Qualified
座面最大高度：	1.75 mm	最大供电电压 (Vsup)：	18 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9 mm	Base Number Matches：	1

MC14012UBD 数据手册

SEMICONDUCTOR TECHNICAL DATA

The UB Series logic gates are constructed with P and N channel

enhancement mode devices in a single monolithic structure (Complemen-

tary MOS). Their primary use is where low power dissipation and/or high

noise immunity is desired. The UB set of CMOS gates are inverting

non–buffered functions.

•

Supply Voltage Range = 3.0 Vdc to 18 Vdc

Linear and Oscillator Applications

Capable of Driving Two Low–power TTL Loads or One Low–power

Schottky TTL Load Over the Rated Temperature Range

Double Diode Protection on All Inputs

•

Pin–for–Pin Replacements for Corresponding CD4000 Series UB Suffix

Devices

LOGIC DIAGRAMS

MC14001UB

Quad 2–Input

NOR Gate

MC14002UB

Dual 4–Input

NOR Gate

MC14011UB

Quad 2–Input

NAND Gate

L SUFFIX

CERAMIC

CASE 632

P SUFFIX

PLASTIC

CASE 646

NC = 6, 8

D SUFFIX

SOIC

CASE 751A

MC14012UB

Dual 4–Input

NAND Gate

MC14023UB

Triple 3–Input

NAND Gate

MC14025UB

Triple 3–Input

NOR Gate

ORDERING INFORMATION

MC14XXXUBCP

MC14XXXUBCL

MC14XXXUBD

Plastic

Ceramic

SOIC

= – 55° to 125°C for all packages.

This device contains protection circuitry to

guard against damage due to high static

voltages or electric fields. However, pre-

cautions must be taken to avoid applications of

any voltage higher than maximum rated volt-

agesto this high–impedance circuit. For proper

NC = 6, 8

= PIN 14

= PIN 7

operation, V and V

should be constrained

FOR ALL DEVICES

in out

to the range V

(V or V

)

SS in out

Unused inputs must always be tied to an

appropriatelogic voltage level (e.g., either V

or V ). Unused outputs must be left open.

REV 3

1/94

Motorola, Inc. 1995

MC14001UB

MOTOROLA CMOS LOGIC DATA

12 3 4 5 6 7

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与MC14012UBD相关器件

型号	品牌	获取价格	描述	数据表
MC14012UBDCBS	MOTOROLA	获取价格	NAND Gate, CMOS, CDIP14
MC14012UBDR2	MOTOROLA	获取价格	4000/14000/40000 SERIES, DUAL 4-INPUT NAND GATE, PDSO14, PLASTIC, SOIC-14
MC14013	ONSEMI	获取价格	Dual Type D Flip-Flop
MC14013	MOTOROLA	获取价格	Dual Type D Flip-Flop
MC14013B	ONSEMI	获取价格	Dual Type D Flip-Flop
MC14013B	MOTOROLA	获取价格	Dual Type D Flip-Flop
MC14013B_06	ONSEMI	获取价格	Dual Type D Flip−Flop
MC14013B_12	ONSEMI	获取价格	Dual Type D Flip-Flop
MC14013BAL	MOTOROLA	获取价格	D Flip-Flop, 4000/14000/40000 Series, 2-Func, Positive Edge Triggered, 1-Bit, Complementar
MC14013BALD	MOTOROLA	获取价格	4000/14000/40000 SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, C

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