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MC10H121L PDF预览

MC10H121L

更新时间： 2024-11-25 22:58:11
品牌 Logo 应用领域
安森美 - ONSEMI 逻辑集成电路输入元件
页数 文件大小 规格书
4页 113K
描述
4-WIDE OR-AND / OR-AND GATE

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MC10H121L 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：CERAMIC, DIP-16
针数：16Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.47
其他特性：3-3-3-3 INPUT系列：10H
JESD-30 代码：R-GDIP-T16JESD-609代码：e0
长度：19.49 mm逻辑集成电路类型：OR-AND/OR-AND-INVERT GATE
功能数量：1输入次数：11
端子数量：16最高工作温度：75 °C
最低工作温度：封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
包装方法：RAIL峰值回流温度（摄氏度）：235
Prop。Delay @ Nom-Sup：2.4 ns传播延迟（tpd）：2 ns
认证状态：Not Qualified施密特触发器：NO
座面最大高度：5.08 mm子类别：Gates
表面贴装：NO技术：ECL
温度等级：COMMERCIAL EXTENDED端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.62 mmBase Number Matches：1

MC10H121L 数据手册

 浏览型号MC10H121L的Datasheet PDF文件第2页浏览型号MC10H121L的Datasheet PDF文件第3页浏览型号MC10H121L的Datasheet PDF文件第4页 
The MC10H121 is a basic logic building block providing the  
simultaneous OR–AND/OR–AND–Invert function, useful in data  
control and digital multiplexing applications. This MECL 10H part is  
a functional/pinout duplication of the standard MECL 10K family  
part, with 100% improvement in propagation delay, and no increase in  
power– supply current.  
http://onsemi.com  
MARKING  
DIAGRAMS  
• Propagation Delay, 1.0 ns Typical  
16  
• Power Dissipation 100 mW/Gate Typical (same as MECL 10K)  
• Improved Noise Margin 150 mV (Over Operating Voltage and  
Temperature Range)  
CDIP–16  
L SUFFIX  
CASE 620A  
MC10H121L  
AWLYYWW  
• Voltage Compensated  
1
• MECL 10K–Compatible  
16  
PDIP–16  
P SUFFIX  
CASE 648  
LOGIC DIAGRAM  
MC10H121P  
AWLYYWW  
4
5
6
7
9
1
1
PLCC–20  
FN SUFFIX  
CASE 775  
10H121  
AWLYYWW  
2
3
10  
11  
12  
13  
14  
15  
A
= Assembly Location  
WL = Wafer Lot  
YY = Year  
WW = Work Week  
V
= PIN 1  
= PIN 16  
= PIN 8  
CC1  
ORDERING INFORMATION  
V
CC2  
V
EE  
Device  
Package  
Shipping  
DIP  
MC10H121L  
CDIP–16  
25 Units/Rail  
PIN ASSIGNMENT  
MC10H121P  
PDIP–16  
PLCC–20  
25 Units/Rail  
46 Units/Rail  
V
V
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CC1  
CC2  
MC10H121FN  
A4  
A
OUT  
IN  
A4  
A
OUT  
IN  
A1  
A4  
IN  
A1  
IN  
A3  
IN  
IN  
A1  
A3  
IN  
IN  
A2  
A2 , A3  
IN  
IN IN  
A2I  
V
N
EE  
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion Tables on page 18  
of the ON Semiconductor MECL Data Book (DL122/D).  
Semiconductor Components Industries, LLC, 2000  
1
Publication Order Number:  
May, 2000 – Rev. 7  
MC10H121/D  
1234

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型号 品牌 获取价格 描述 数据表
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 		暂无描述
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