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MC10E196FN PDF预览

MC10E196FN

更新时间： 2024-01-06 13:17:49
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 延迟线逻辑集成电路输入元件
页数 文件大小 规格书
7页 152K
描述
PROGRAMMABLE DELAY CHIP

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MC10E196FN 技术参数

生命周期：Transferred零件包装代码：QLCC
包装说明：QCCJ, LDCC28,.5SQ针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.14Is Samacsys：N
其他特性：LINEAR INPUT FOR TIGHTER RESOLUTION; WITH EBAR; ON-CHIP CASCADE CIRCUITRY; TYP. JITTER = 5PS MAX系列：10E
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.5062 mm逻辑集成电路类型：ACTIVE DELAY LINE
功能数量：1抽头/阶步数：127
端子数量：28最高工作温度：85 °C
最低工作温度：输出特性：OPEN-EMITTER
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：-5.2 V最大电源电流（ICC）：156 mA
可编程延迟线：YESProp。Delay @ Nom-Sup：4.72 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Delay Lines表面贴装：YES
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
总延迟标称（td）：3.63 ns宽度：11.5062 mm
Base Number Matches：1

MC10E196FN 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E196 is a programmable delay chip (PDC) designed  
primarily for very accurate differential ECL input edge placement  
applications.  
The delay section consists of a chain of gates and a linear ramp delay  
adjust organized as shown in the logic symbol. The first two delay  
elements feature gates that have been modified to have delays 1.25 and  
1.5 times the basic gate delay of approximately 80 ps. These two  
elements provide the E196 with a digitally-selectable resolution of  
approximately 20 ps. The required device delay is selected by the seven  
address inputs D[0:6], which are latched on chip by a high signal on the  
latch enable (LEN) control.  
PROGRAMMABLE  
DELAY CHIP  
The FTUNE input takes an analog voltage and applies it to an internal  
linear ramp for reducing the 20 ps resolution still further. The FTUNE input  
is what differentiates the E196 from the E195.  
An eighth latched input, D7, is provided for cascading multiple PDC’s  
for increased programmable range. The cascade logic allows full control  
of multiple PDC’s, at the expense of only a single added line to the data  
bus for each additional PDC, without the need for any external gating.  
• 2.0ns Worst Case Delay Range  
• ≈20ps/Delay Step Resolution  
• Linear Input for Tighter Resolution  
• >1.0GHz Bandwidth  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
• On Chip Cascade Circuitry  
• Extended 100E V  
Range of –4.2 to –5.46V  
EE  
• 75KΩ Input Pulldown Resistors  
PIN NAMES  
Pin  
Function  
IN/IN  
Signal Input  
EN  
Input Enable  
D[0:7]  
Q/Q  
LEN  
Mux Select Inputs  
Signal Output  
Latch Enable  
SET MIN  
SET MAX  
CASCADE  
FTUNE  
Min Delay Set  
Max Delay Set  
Cascade Signal  
Linear Voltage Input  
LOGIC DIAGRAM – SIMPLIFIED  
V
BB  
FTUNE  
1
0
0
0
0
0
0
0
IN  
IN  
4 GATES  
8 GATES  
16 GATES  
1
1
1
1
1
1
1
1
1
1
0
Q
Q
EN  
* 1.25  
* 1.5  
1
1
LINEAR  
RAMP  
CASCADE  
LEN  
LATCH  
Q
LEN  
SET MIN  
SET MAX  
7 BIT LATCH  
D
CASCADE  
CASCADE  
D0  
* DELAYS ARE 25% OR 50% LONGER THAN  
* STANDARD (STANDARD 80 PS)  
D1  
D2  
D3  
D4  
D5  
D6  
D7  
≈
12/93  
Motorola, Inc. 1996  
REV 2  
1234567

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MC10E196FN 替代型号

型号 品牌 替代类型 描述 数据表
SY10E196JZTR MICROCHIP

功能相似

 SILICON DELAY LINE, COMPLEMENTARY OUTPUT, PQCC28, LEAD FREE, PLASTIC, LCC-28

与MC10E196FN相关器件

型号 品牌 获取价格 描述 数据表
MC10E196FNG ONSEMI

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