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MC10161L PDF预览

MC10161L

更新时间： 2024-09-17 04:59:43
品牌 Logo 应用领域
安森美 - ONSEMI 解码器驱动器逻辑集成电路
页数 文件大小 规格书
8页 120K
描述
Binary to 1-8 Decoder (Low)

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MC10161L 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP-16
针数：16Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.67Is Samacsys：N
系列：10K输入调节：STANDARD
JESD-30 代码：R-GDIP-T16JESD-609代码：e0
长度：19.49 mm逻辑集成电路类型：OTHER DECODER/DRIVER
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-30 °C
输出特性：OPEN-EMITTER输出极性：INVERTED
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：-5.2 V最大电源电流（ICC）：84 mA
Prop。Delay @ Nom-Sup：6.4 ns传播延迟（tpd）：6 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Decoder/Drivers表面贴装：NO
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.62 mm
Base Number Matches：1

MC10161L 数据手册

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MC10161  
Binary to 1-8 Decoder  
(Low)  
The MC10161 is designed to decode a three bit input word to a one  
of eight line output. The selected output will be low while all other  
outputs will be high. The enable inputs, when either or both are high,  
force all outputs high.  
http://onsemi.com  
The MC10161 is a true parallel decoder. No series gating is used  
internally, eliminating unequal delay times found in other decoders.  
This design provides the identical 4 ns delay from any address or enable  
input to any output.  
A complete mux/demux operation on 16 bits for data distribution is  
illustrated in Figure 1. This system, using the MC10136 control  
counters, has the capability of incrementing, decrementing or holding  
data channels. When both S0 and S1 are low, the index counters reset,  
thus initializing both the mux and demux units. The four binary  
outputs of the counter are buffered by the MC10161s to send  
twisted–pair select data to the multiplexer/demultiplexer to units.  
MARKING  
DIAGRAMS  
16  
CDIP–16  
L SUFFIX  
CASE 620  
MC10161L  
AWLYYWW  
1
16  
PDIP–16  
P SUFFIX  
CASE 648  
MC10161P  
AWLYYWW  
• P = 315 mW typ/pkg (No Load)  
1
D
1
• t = 4.0 ns typ  
pd  
• t , t = 2.0 ns typ (20%–80%)  
r
f
PLCC–20  
FN SUFFIX  
CASE 775  
10161  
LOGIC DIAGRAM  
AWLYYWW  
E0Ą2  
E1Ą15  
6ĄQ0  
A
= Assembly Location  
WL = Wafer Lot  
YY = Year  
WW = Work Week  
5ĄQ1  
4ĄQ2  
AĄ7  
BĄ9  
3ĄQ3  
DIP PIN ASSIGNMENT  
13ĄQ4  
12ĄQ5  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
V
V
CC2  
CC1  
E1  
C
E0  
11ĄQ6  
10ĄQ7  
Q3  
Q2  
Q1  
Q0  
A
CĄ14  
Q4  
V
V
= PIN 1  
= PIN 16  
= PIN 8  
CC1  
Q5  
CC2  
V
Q6  
EE  
Q7  
B
TRUTH TABLE  
V
EE  
ENABLE  
INPUTS  
INPUTS  
OUTPUTS  
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7  
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion Tables  
on page 18 of the ON Semiconductor MECL Data Book  
(DL122/D).  
E1  
E0  
C
B
A
L
L
L
L
L
L
L
L
H
X
L
L
L
L
L
L
L
L
X
H
L
L
L
L
L
H
H
L
L
H
L
H
L
H
L
H
X
X
L
H
L
H
H
L
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
ORDERING INFORMATION  
L
H
H
H
H
X
X
Device  
Package  
Shipping  
L
MC10161L  
CDIP–16  
25 Units / Rail  
H
H
X
X
MC10161P  
PDIP–16  
PLCC–20  
25 Units / Rail  
46 Units / Rail  
H
H
MC10161FN  
Semiconductor Components Industries, LLC, 2002  
1
Publication Order Number:  
January, 2002 – Rev. 7  
MC10161/D  
12345678

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型号 品牌 获取价格 描述 数据表
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