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Datasheet > 逻辑 > 总线驱动器/收发器> MC10123P
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MC10123P

更新时间： 2024-11-21 04:59:43
品牌 Logo 应用领域
安森美 - ONSEMI 总线驱动器逻辑集成电路光电二极管输入元件
页数 文件大小 规格书
4页 88K
描述
Triple 4-3-3-Input Bus Driver

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MC10123P 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP-16
针数：16Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.29
其他特性：WITH 4-3-3 INPUT NOR FUNCTIONS系列：10K
JESD-30 代码：R-PDIP-T16JESD-609代码：e0
长度：19.175 mm逻辑集成电路类型：BUS DRIVER
位数：1功能数量：3
端口数量：2端子数量：16
最高工作温度：85 °C最低工作温度：-30 °C
输出特性：OPEN-EMITTER WITH CUT-OFF输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE电源：-5.2 V
传播延迟（tpd）：4.4 ns认证状态：Not Qualified
座面最大高度：4.44 mm子类别：Bus Driver/Transceivers
表面贴装：NO技术：ECL
温度等级：OTHER端子面层：Tin/Lead (Sn80Pb20)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

MC10123P 数据手册

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MC10123  
Triple 4-3-3-Input Bus  
Driver  
The MC10123 consists of three NOR gates designed for bus driving  
applications on card or between cards. Output low logic levels are  
specified with V = –2.1 Vdc so that the bus may be terminated to  
OL  
http://onsemi.com  
–2.0 Vdc. The gate output, when low, appears as a high impedance to  
the bus, because the output emitter– followers of the MC10123 are  
“turned–off.” This eliminates discontinuities in the characteristic  
impedance of the bus.  
MARKING  
DIAGRAMS  
16  
The V level is specified when driving a 25–ohm load terminated  
OH  
CDIP–16  
L SUFFIX  
CASE 620  
to –2.0 Vdc, the equivalent of a 50–ohm bus terminated at both ends.  
Although 25 ohms is the lowest characteristic impedance that can be  
driven by the MC10123, higher impedance values may be used with  
this part. A typical 50–ohm bus is shown in Figure 1.  
MC10123L  
AWLYYWW  
1
16  
• P = 310 mW typ/pkg (No Load)  
D
PDIP–16  
P SUFFIX  
CASE 648  
MC10123P  
AWLYYWW  
• t = 3.0 ns typ  
pd  
• t , t = 2.5 ns typ (20%–80%)  
r
f
1
1
DIP  
PIN ASSIGNMENT  
PLCC–20  
FN SUFFIX  
CASE 775  
10123  
AWLYYWW  
V
B
V
CC2  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CC1  
C
C
C
C
B
OUT  
IN  
OUT  
OUT  
A
= Assembly Location  
WL = Wafer Lot  
YY = Year  
A
A
IN  
IN  
WW = Work Week  
A
IN  
IN  
ORDERING INFORMATION  
A
IN  
IN  
IN  
IN  
Device  
Package  
Shipping  
B
B
A
IN  
MC10123L  
CDIP–16  
25 Units / Rail  
V
EE  
MC10123P  
PDIP–16  
PLCC–20  
25 Units / Rail  
46 Units / Rail  
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion Tables on page 18  
of the ON Semiconductor MECL Data Book (DL122/D).  
MC10123FN  
LOGIC DIAGRAM  
FIGURE 1 — 50–OHM BUS DRIVER (TYPICAL APPLICATION)  
4
5
1/3 MC10123  
1/3 MC10123  
1/3 MC10123  
3
6
7
Z
= 50 Ω  
9
10  
11  
O
2
50 Ω  
50 Ω  
V
V
= PIN 1  
= PIN 16  
= PIN 8  
CC1  
12  
13  
14  
CC2  
15  
V
EE  
RECEIVERS (MECL GATES)  
–2.0  
VDC  
–2.0  
VDC  
Semiconductor Components Industries, LLC, 2002  
1
Publication Order Number:  
January, 2002 – Rev. 7  
MC10123/D  
1234

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