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MC100LVELT23MNR4G PDF预览

MC100LVELT23MNR4G

更新时间： 2024-02-05 16:50:56
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安森美 - ONSEMI /
页数 文件大小 规格书
8页 138K
描述
3.3 V Dual Differential LVPECL/LVDS to LVTTL Translator

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MC100LVELT23MNR4G 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DFN包装说明：HVSON, SOLCC8,.08,20
针数：8Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.4最大延迟：2.5 ns
接口集成电路类型：PECL TO TTL TRANSLATORJESD-30 代码：S-XDSO-N8
长度：2 mm位数：1
功能数量：2端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
输出锁存器或寄存器：NONE输出极性：TRUE
封装主体材料：UNSPECIFIED封装代码：HVSON
封装等效代码：SOLCC8,.08,20封装形状：SQUARE
封装形式：SMALL OUTLINE, HEAT SINK/SLUG, VERY THIN PROFILE电源：3.3 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Level Translators最大供电电压：3.8 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：DUAL
宽度：2 mmBase Number Matches：1

MC100LVELT23MNR4G 数据手册

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MC100LVELT23  
3.3 VꢀDual Differential  
LVPECL/LVDS to LVTTL  
Translator  
Description  
http://onsemi.com  
MARKING  
The MC100LVELT23 is a dual differential LVPECL/LVDS to  
LVTTL translator. Because LVPECL (Positive ECL) or LVDS levels  
are used only +3.3 V and ground are required. The small outline 8-lead  
package and the dual gate design of the LVELT23 makes it ideal for  
applications which require the translation of a clock and a data signal.  
The LVELT23 is available in only the ECL 100K standard. Since  
there are no LVPECL outputs or an external V  
LVELT23 does not require both ECL standard versions. The LVPECL  
inputs are differential. Therefore, the MC100LVELT23 can accept any  
DIAGRAMS*  
8
8
1
KVT23  
ALYW  
G
reference, the  
BB  
SOIC−8  
D SUFFIX  
CASE 751  
1
8
standard differential LVPECL input referenced from a V of +3.3 V.  
CC  
Features  
8
1
• 2.0 ns Typical Propagation Delay  
• Maximum Frequency > 180 MHz  
• Differential LVPECL Inputs  
KR23  
ALYWG  
TSSOP−8  
DT SUFFIX  
CASE 948R  
G
1
• PECL Mode Operating Range:V = 3.0 V to 3.8 V  
CC  
with GND = 0 V  
• 24 mA LVTTL Outputs  
• Flow Through Pinouts  
• Internal Pulldown and Pullup Resistors  
• Pb−Free Packages are Available  
1
4
DFN8  
MN SUFFIX  
CASE 506AA  
A
L
Y
= Assembly Location  
= Wafer Lot  
= Year  
W = Work Week  
M = Date Code  
G
= Pb−Free Package  
(Note: Microdot may be in either location)  
*For additional marking information, refer to  
Application Note AND8002/D.  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 5 of this data sheet.  
© Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
December, 2006 − Rev. 14  
MC100LVELT23/D  
12345678

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