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MC100ES6139DWR2

更新时间： 2024-02-14 17:55:43
品牌 Logo 应用领域
飞思卡尔 - FREESCALE 时钟发生器
页数 文件大小 规格书
12页 240K
描述
3.3V ECL/PECL/HSTL/LVDS 2/4, 4/6 Clock Generation Chip

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MC100ES6139DWR2 技术参数

生命周期：Transferred包装说明：PLASTIC, SOIC-20
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.7其他特性：ECL MODE: VCC = 0V WITH VEE = -2.375V TO -3.8V
系列：100E输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G20长度：12.8 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER功能数量：1
反相输出次数：端子数量：20
实输出次数：4最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE传播延迟（tpd）：0.9 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2.65 mm最大供电电压 (Vsup)：3.8 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
宽度：7.5 mmBase Number Matches：1

MC100ES6139DWR2 数据手册

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MC100ES6139  
Rev 3, 06/2005  
Freescale Semiconductor  
Technical Data  
3.3 V ECL/PECL/HSTL/LVDS ÷2/4,  
÷4/5/6 Clock Generation Chip  
MC100ES6139  
The MC100ES6139 is a low skew ÷2/4, ÷4/5/6 clock generation chip designed  
explicitly for low skew clock generation applications. The internal dividers are  
synchronous to each other, therefore, the common output edges are all precisely  
aligned. The device can be driven by either a differential or single-ended ECL or,  
if positive power supplies are used, LVPECL input signals. In addition, by using  
the VBB output, a sinusoidal source can be AC coupled into the device. If a single-  
ended input is to be used, the VBB output should be connected to the CLK input  
and bypassed to ground via a 0.01 µF capacitor.  
DT SUFFIX  
20-LEAD TSSOP PACKAGE  
CASE 948E-03  
The common enable (EN) is synchronous so that the internal dividers will only  
be enabled/disabled when the internal clock is already in the LOW state. This  
avoids any chance of generating a runt clock pulse on the internal clock when the  
device is enabled/disabled as can happen with an asynchronous control. The  
internal enable flip-flop is clocked on the falling edge of the input clock, therefore,  
all associated specification limits are referenced to the negative edge of the clock  
input.  
Upon startup, the internal flip-flops will attain a random state; therefore, for  
systems which utilize multiple ES6139s, the master reset (MR) input must be  
asserted to ensure synchronization. For systems which only use one ES6139,  
the MR pin need not be exercised as the internal divider design ensures  
synchronization between the ÷2/4 and the ÷4/5/6 outputs of a single device. All  
VCC and VEE pins must be externally connected to power supply to guarantee  
proper operation.  
EJ SUFFIX  
20-LEAD TSSOP PACKAGE  
Pb-FREE PACKAGE  
CASE 948E-03  
ORDERING INFORMATION  
Device  
Package  
TSSOP-20  
MC100ES6139DT  
MC100ES6139DTR2  
MC100ES6139EJ  
MC100ES6139EJR2  
TSSOP-20  
The 100ES Series contains temperature compensation.  
TSSOP-20 (Pb-Free)  
TSSOP-20 (Pb-Free)  
Features  
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Maximum Frequency >1.0 GHz Typical  
50 ps Output-to-Output Skew  
PECL Mode Operating Range: VCC = 3.135 V to 3.8 V with VEE = 0 V  
ECL Mode Operating Range: VCC = 0 V with VEE = –3.135 V to –3.8 V  
Open Input Default State  
Synchronous Enable/Disable  
Master Reset for Synchronization of Multiple Chips  
VBB Output  
LVDS and HSTL Input Compatible  
20-Lead Pb-Free Package Available  
© Freescale Semiconductor, Inc., 2005. All rights reserved.  
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