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MC100E193FNR2

更新时间： 2024-11-26 19:54:27
品牌 Logo 应用领域
安森美 - ONSEMI 输出元件逻辑集成电路
页数 文件大小 规格书
4页 108K
描述
100E SERIES, 8-BIT ERROR DETECT AND CORRECT CKT, TRUE OUTPUT, PQCC28, PLASTIC, LCC-28

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MC100E193FNR2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QLCC包装说明：QCCJ, LDCC28,.5SQ
针数：28Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.4
其他特性：NECL MODE: VCC=0 WITH VEE= -4.2V TO -5.7V系列：100E
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.505 mm逻辑集成电路类型：ERROR DETECTION AND CORRECTION CIRCUIT
湿度敏感等级：1位数：8
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：
输出特性：OPEN-EMITTER输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER电源：-4.5 V
传播延迟（tpd）：1.15 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：Arithmetic Circuits
最大供电电压 (Vsup)：5.7 V最小供电电压 (Vsup)：4.2 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn80Pb20)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
宽度：11.505 mmBase Number Matches：1

MC100E193FNR2 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E193 is an error detection and correction (EDAC)  
circuit. Modified Hamming parity codes are generated on an 8-bit word  
according to the pattern shown in the logic symbol. The P5 output gives  
the parity of the whole word. The word parity is also provided at the PGEN  
pin, after Odd/Even parity control and gating with the BPAR input. This  
output also feeds to a 1-bit shiftable register, for use as part of a scan ring.  
ERROR DETECTION/  
CORRECTION CIRCUIT  
Used in conjunction with 12-bit parity generators such as the E160, a  
SECDED (single error correction, double error detection) error system  
can be designed for a multiple of an 8-bit word.  
• Hamming Code Generation  
• 8-Bit Word, Expandable  
• Provides Parity of Whole Word  
• Scannable Parity Register  
• Extended 100E V  
EE  
• 75kΩ Input Pulldown Resistors  
Range of – 4.2V to – 5.46V  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
B INPUTS  
0 3 6 5 7 4 2 1  
LOGIC DIAGRAM  
B , B , B , B  
2
3
6
7
P
P
2
Pinout: 28-Lead PLCC (Top View)  
B , B , B , B  
1
3
5
7
EN HOLD S-IN SHIFT CLK  
V
PGEN  
CCO  
1
25  
24  
23  
22  
21  
20  
19  
PARERR  
PARERR  
18  
EV/OD  
BPAR  
26  
B , B , B , B  
4
5
6
7
P
P
P
3
4
5
17  
16  
15  
14  
13  
27  
28  
B , B , B , B  
1
2
4
7
B
V
P
V
P
P
0
CC  
1
2
V
EE  
5
BYTE (B – B )  
0
7
B
1
2
3
CCO  
4
3
B
B
PGEN  
BPAR  
EV/OD  
4
12  
3
5
6
7
8
9
10  
11  
PARERR  
PARERR  
0
1
0
1
D
B
B
B
B
V
P
P
2
4
5
6
7
CCO  
1
EN  
* All V  
and V pins are tied together on the die.  
CCO  
CC  
HOLD  
S-IN  
SHIFT  
CLK  
7/96  
REV 3  
Motorola, Inc. 1996  
1234

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