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M5A3-128/120-10YC

更新时间： 2024-09-25 14:52:59

品牌	Logo	应用领域
莱迪思 - LATTICE		时钟输入元件可编程逻辑
页数	文件大小	规格书
47页	665K
描述
EE PLD, 10ns, 128-Cell, CMOS, PQFP160, PLASTIC, QFP-160

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M5A3-128/120-10YC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	PLASTIC, QFP-160
针数：	160	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.92	其他特性：	YES
最大时钟频率：	83.3 MHz	系统内可编程：	YES
JESD-30 代码：	S-PQFP-G160	JESD-609代码：	e0
JTAG BST：	YES	长度：	28 mm
湿度敏感等级：	3	专用输入次数：
I/O 线路数量：	120	宏单元数：	128
端子数量：	160	最高工作温度：	70 °C
最低工作温度：		组织：	0 DEDICATED INPUTS, 120 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装等效代码：	QFP160,1.2SQ
封装形状：	SQUARE	封装形式：	FLATPACK
电源：	3.3 V	可编程逻辑类型：	EE PLD
传播延迟：	10 ns	认证状态：	Not Qualified
座面最大高度：	4.1 mm	子类别：	Programmable Logic Devices
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
宽度：	28 mm	Base Number Matches：	1

M5A3-128/120-10YC 数据手册

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MACH 5 CPLD Family

Fifth Generation MACH Architecture

FEATURES

High logic densities and I/Os for increased logic integration

— 128 to 512 macrocell densities

— 68 to 256 I/Os

Wide selection of density and I/O combinations to support most application needs

— 6 macrocell density options

— 7 I/O options

— Up to 4 I/O options per macrocell density

— Up to 5 density & I/O options for each package

Performance features to ﬁt system needs

— 5.5 ns t Commercial, 7.5 ns t Industrial

— 182 MHz f

CNT

— Four programmable power/speed settings per block

Flexible architecture facilitates logic design

— Multiple levels of switch matrices allow for performance-based routing

— 100% routability and pin-out retention

— Synchronous and asynchronous clocking, including dual-edge clocking

— Asynchronous product- or sum-term set or reset

— 16 to 64 output enables

— Functions of up to 32 product terms

Advanced capabilities for easy system integration

— 3.3-V & 5-V JEDEC-compliant operations

— IEEE 1149.1 compliant for boundary scan testing

— 3.3-V & 5-V in-system programmable via IEEE 1149.1 Boundary Scan Test Access Port

— PCI compliant (-5/-6/-7/-10/-12 speed grades)

— Safe for mixed supply voltage system design

— Bus-Friendly™ Inputs & I/Os

— Individual output slew rate control

— Hot socketing

— Programmable security bit

Advanced E CMOS process provides high performance, cost effective solutions

Supported by ispDesignEXPERT™ softw are for rapid logic development

— Supports HDL design methodologies with results optimized for MACH 5 devices

— Flexibility to adapt to user requirements

— Software partnerships that ensure customer success

Lattice and Third-party hardw are programming support

— LatticePRO™ software for in-system programmability support on PCs and Automated Test

Equipment

— Programming support on all major programmers including Data I/O, BP Microsystems, Advin,

and System General

Publication# 20446

Amendment/0

Rev: I

Issue Date: September 2000

12 3 4 5 6 7...47

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M5A3-128/68-12YI	LATTICE	获取价格	EE PLD, 12ns, 128-Cell, CMOS, PQFP100, PLASTIC, QFP-100
M5A3-128/74-10VC	LATTICE	获取价格	EE PLD, 10ns, 128-Cell, CMOS, PQFP100, TQFP-100
M5A3-128/74-12VC	LATTICE	获取价格	EE PLD, 12ns, 128-Cell, CMOS, PQFP100, TQFP-100
M5A3-128/74-12VI	LATTICE	获取价格	EE PLD, 12ns, 128-Cell, CMOS, PQFP100, TQFP-100
M5A3-128/74-15VI	LATTICE	获取价格	EE PLD, 15ns, 128-Cell, CMOS, PQFP100, TQFP-100
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M5A3-192/104-12VI	LATTICE	获取价格	EE PLD, 12ns, 192-Cell, CMOS, PQFP144, TQFP-144
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