M54HC368F1R

更新时间： 2024-09-15 22:19:59

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意法半导体 - STMICROELECTRONICS		总线驱动器总线收发器逻辑集成电路
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HEX BUS BUFFER 3-STATE HC367 NON INVERTING, HC368 INVERTING

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M54HC368F1R 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	CERAMIC, DIP-16	针数：	16
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.29	Is Samacsys：	N
其他特性：	ONE FUNCTION WITH TWO BITS	控制类型：	ENABLE LOW
系列：	HC/UH	JESD-30 代码：	R-GDIP-T16
JESD-609代码：	e0	负载电容（CL）：	150 pF
逻辑集成电路类型：	BUS DRIVER	最大I（ol）：	0.006 A
位数：	6	功能数量：	1
端口数量：	2	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出特性：	3-STATE	输出极性：	INVERTED
封装主体材料：	CERAMIC, GLASS-SEALED	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2/6 V	Prop。Delay @ Nom-Sup：	26 ns
传播延迟（tpd）：	32 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	Bus Driver/Transceivers
最大供电电压 (Vsup)：	6 V	最小供电电压 (Vsup)：	2 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.62 mm
Base Number Matches：	1

M54HC368F1R 数据手册

M54/M74HC367

M54/M74HC368

HEX BUS BUFFER (3-STATE)

HC367 NON INVERTING, HC368 INVERTING

HIGH SPEED

t_PD= 11 ns (TYP.) AT V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 4 µA (MAX.) AT T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

15 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 6 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

V_CC(OPR) = 2 V TO 6 V

PIN AND FUNCTION COMPATIBLE WITH

54/74LS367/368

ORDER CODES :

M54HCXXXF1R

M74HCXXXB1R

M74HCXXXM1R

M74HCXXXC1R

PIN CONNECTIONS (top view)

HC368

DESCRIPTION

The M54/74HC367 and the M54/74HC368 are high

speed CMOS HEX BUS BUFFER (3-STATE) fabri-

cated in silicon gate C²MOS technology. They have

the same high speed performance of LSTTL com-

bined with true CMOS low power consumption.

These devices contain six buffers, four buffers are

controlled by an enable input (G1) and the other two

buffers are controlled by the other enable input

(G2) ; the outputs of each buffer group are enabled

when G1 and/or G2 inputs are held low, and

when held high these outputs are disabled to be

high-impedance.

HC367

Theseoutputs are capable of driving upto15LSTTL

loads. The designer has a choice of non-inverting

outputs (HC367) and inverting outputs (HC368).

All inputs are equipped with protection circuits

against static discharge and transient excess volt-

age.

October 1992

1/11

12 3 4 5 6 7...11

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