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M53D256328A-7.5BG2F

更新时间： 2024-09-25 21:02:15

品牌	Logo	应用领域
晶豪 - ESMT		动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
47页	1152K
描述
DDR DRAM, 8MX32, 6ns, CMOS, PBGA144, 12 X 12 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, MO-205, FBGA-144

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M53D256328A-7.5BG2F 技术参数

生命周期：	Contact Manufacturer	包装说明：	LFBGA,
Reach Compliance Code：	unknown	风险等级：	5.74
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	S-PBGA-B144
长度：	12 mm	内存密度：	268435456 bit
内存集成电路类型：	DDR DRAM	内存宽度：	32
功能数量：	1	端口数量：	1
端子数量：	144	字数：	8388608 words
字数代码：	8000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	8MX32	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFBGA	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH	座面最大高度：	1.4 mm
自我刷新：	YES	最大供电电压 (Vsup)：	1.95 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
宽度：	12 mm	Base Number Matches：	1

M53D256328A-7.5BG2F 数据手册

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ESMT

(Preliminary)

M53D256328A (2F)

Mobile DDR SDRAM

2M x 32 Bit x 4 Banks

Mobile DDR SDRAM

Features

All inputs except data & DM are sampled at the rising

edge of the system clock(CLK)

DQS is edge-aligned with data for READ; center-aligned

with data for WRITE

Data mask (DM) for write masking only

V_DD/V_DDQ= 1.7V ~ 1.95V

Auto & Self refresh

JEDEC Standard

Internal pipelined double-data-rate architecture, two data

access per clock cycle

Bi-directional data strobe (DQS)

No DLL; CLK to DQS is not synchronized.

Differential clock inputs (CLK and CLK )

Four bank operation

CAS Latency : 3

Burst Type : Sequential and Interleave

Burst Length : 2, 4, 8, 16

Special function support

15.6us refresh interval (64ms refresh period, 4K cycle)

LVCMOS-compatible inputs

PASR (Partial Array Self Refresh)

Internal TCSR (Temperature Compensated Self

Refresh)

DS (Drive Strength)

Ordering Information

Product ID

Max Freq.

200MHz

166MHz

133MHz

V_DD

Package

Comments

M53D256328A -5BG2F

M53D256328A -6BG2F

M53D256328A -7.5BG2F

1.8V

144 ball FBGA

Pb-free

Functional Block Diagram

CLK

Clock

Generator

CLK

Bank D

Bank C

Bank B

CKE

Row

Address

Buffer

Refresh

Counter

Mode Register &

Extended Mode

Bank A

DQS

Sense Amplifier

Column Decoder

Column

Address

Buffer

Refresh

Counter

RAS

CAS

Data Control Circuit

Elite Semiconductor Memory Technology Inc.

Publication Date : Jun. 2011

Revision : 0.2 1/47

12 3 4 5 6 7...47

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型号	品牌	获取价格	描述	数据表
M53D5123216A	ESMT	获取价格	4M x 32Bit x 4 Banks Mobile DDR SDRAM
M53D5123216A-5BG	ESMT	获取价格	4M x 32Bit x 4 Banks Mobile DDR SDRAM
M53D5123216A-6BG	ESMT	获取价格	4M x 32Bit x 4 Banks Mobile DDR SDRAM
M53D5123216A-7.5BG	ESMT	获取价格	DDR DRAM, 16MX32, 6ns, CMOS, PBGA144, FBGA-144
M53D64164A	ESMT	获取价格	1M x16 Bit x 4 Banks Mobile DDR SDRAM
M53D64164A-4.5BG2C	ESMT	获取价格	1M x16 Bit x 4 Banks Mobile DDR SDRAM
M53D64164A-5BG2C	ESMT	获取价格	1M x16 Bit x 4 Banks Mobile DDR SDRAM
M53T	SPECTRUM	获取价格	Double Balanced Mixer
M53T28-1.000-1.0/-10+60	MERCURY	获取价格	Oscillator
M53T28-1.000-1.0/-40+85	MERCURY	获取价格	Oscillator

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