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M52S32162A_08

更新时间： 2024-09-24 05:46:55
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晶豪 - ESMT 动态存储器手机
页数 文件大小 规格书
30页 857K
描述
1M x 16Bit x 2Banks Mobile Synchronous DRAM

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M52S32162A_08 数据手册

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ESMT  
M52S32162A  
Mobile SDRAM  
1M x 16Bit x 2Banks  
Mobile Synchronous DRAM  
GENERAL DESCRIPTION  
FEATURES  
The M52S32162A is 33,554,432 bits synchronous high data  
rate Dynamic RAM organized as 2 x 1,048,576 words by 16  
bits, fabricated with high performance CMOS technology.  
Synchronous design allows precise cycle control with the use  
of system clock I/O transactions are possible on every clock  
cycle. Range of operating frequencies, programmable burst  
length and programmable latencies allow the same device to  
be useful for a variety of high bandwidth, high performance  
memory system applications.  
z
z
z
z
2.5V power supply  
LVCMOS compatible with multiplexed address  
Dual banks operation  
MRS cycle with address key programs  
-
-
-
CAS Latency (1, 2 & 3 )  
Burst Length (1, 2, 4, 8 & full page)  
Burst Type (Sequential & Interleave)  
z
z
EMRS cycle with address key programs.  
All inputs are sampled at the positive going edge of the  
system clock  
Burst Read Single-bit Write operation  
Special Function Support.  
ORDERING INFORMATION  
z
z
Max  
Freq.  
Product ID  
Package  
Comments  
-
-
-
PASR (Partial Array Self Refresh )  
TCSR (Temperature compensated Self Refresh)  
DS (Driver Strength)  
M52S32162A -6TG  
166MHz 54 Pin TSOP(II)  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
z
z
z
DQM for masking  
Auto & self refresh  
64ms refresh period (4K cycle)  
M52S32162A -7.5TG 133MHz 54 Pin TSOP(II)  
M52S32162A -10TG 100MHz 54 Pin TSOP(II)  
M52S32162A -6BG  
166MHz 54 Ball VFBGA  
M52S32162A -7.5BG 133MHz 54 Ball VFBGA  
M52S32162A -10BG 100MHz 54 Ball VFBGA  
PIN CONFIGURATION (TOP VIEW)  
TOP View  
54 Ball FVBGA(8mmx8mm)  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
V
SS  
1
V
DD  
1
2
3
4
5
6
7
8
9
DQ15  
2
DQ0  
V
SSQ  
3
V
DDQ  
DQ1  
DQ2  
DQ14  
DQ13  
4
VSS  
DQ15  
VSSQ  
VDDQ  
A
B
C
D
E
F
DQ0  
DQ2  
DQ4  
DQ6  
LDQM  
VDD  
DQ1  
DQ3  
DQ5  
5
V
DDQ  
6
V
SSQ  
DQ3  
DQ4  
DQ14 DQ13  
DQ12 DQ11  
VDDQ  
VSSQ  
VDDQ  
VSS  
VSSQ  
VDDQ  
VSSQ  
DQ12  
DQ11  
7
8
V
SSQ  
9
V
DDQ  
DQ5  
DQ6  
DQ10  
DQ9  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
V
DDQ  
V
SSQ  
DQ10  
DQ9  
NC  
DQ8  
DQ7  
V
SS  
V
DD  
NC  
LDQM  
WE  
DQ8  
UDQM  
NC  
VDD  
DQ7  
WE  
CS  
UDQM  
CLK  
CKE  
NC  
CAS  
RAS  
CS  
CLK  
A11  
CKE  
A9  
RAS  
NC  
CAS  
BA  
A
A
A
A
A
A
A
V
11  
NC  
G
H
J
9
BA  
8
A
10/AP  
7
A
A
A
A
0
1
2
3
A8  
A7  
A5  
A6  
A4  
A0  
A9  
A1  
A2  
A10  
VDD  
6
5
VSS  
4
SS  
V
DD  
Elite Semiconductor Memory Technology Inc.  
Publication Date : Dec. 2008  
Revision : 1.4 1/30  
1234567...30

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