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M52D128168A-7TG PDF预览

M52D128168A-7TG

更新时间： 2024-11-28 05:46:55
品牌 Logo 应用领域
晶豪 - ESMT 存储内存集成电路光电二极管动态存储器手机
页数 文件大小 规格书
48页 1178K
描述
2M x 16 Bit x 4 Banks Mobile Synchronous DRAM

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M52D128168A-7TG 技术参数

生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：54
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.7
Is Samacsys：N访问模式：FOUR BANK PAGE BURST
最长访问时间：6.5 ns其他特性：AUTO/SELF REFRESH
JESD-30 代码：R-PDSO-G54长度：22.22 mm
内存密度：134217728 bit内存集成电路类型：SYNCHRONOUS DRAM
内存宽度：16功能数量：1
端口数量：1端子数量：54
字数：8388608 words字数代码：8000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：8MX16
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
认证状态：Not Qualified座面最大高度：1.2 mm
自我刷新：YES最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

M52D128168A-7TG 数据手册

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ESMT  
M52D128168A  
Mobile SDRAM  
2M x 16 Bit x 4 Banks  
Mobile Synchronous DRAM  
FEATURES  
ORDERING INFORMATION  
y
y
y
y
1.8V power supply  
LVCMOS compatible with multiplexed address  
Four banks operation  
MRS cycle with address key programs  
- CAS Latency (2 & 3)  
Product ID  
Max Freq.  
Package  
Comments  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
M52D128168A-7TG  
M52D128168A-7BG  
143MHz  
54 TSOP II  
- Burst Length (1, 2, 4, 8 & full page)  
- Burst Type (Sequential & Interleave)  
EMRS cycle with address  
All inputs are sampled at the positive going edge of the  
system clock  
143MHz 54 Ball FBGA  
54 TSOP II  
M52D128168A-7.5BG 133MHz 54 Ball FBGA  
M52D128168A-10TG 100MHz 54 TSOP II  
M52D128168A-10BG 100MHz 54 Ball FBGA  
y
y
M52D128168A-7.5TG 133MHz  
y
Special function support  
-
-
-
PASR (Partial Array Self Refresh)  
TCSR (Temperature Compensated Self Refresh)  
DS (Driver Strength)  
y
y
y
DQM for masking  
Auto & self refresh  
64ms refresh period (4K cycle)  
GENERAL DESCRIPTION  
The M52D128168A is 134,217,728 bits synchronous high data rate Dynamic RAM organized as 4 x 2,097,152  
words by 16 bits. Synchronous design allows precise cycle controls with the use of system clock I/O transactions are  
possible on every clock cycle. Range of operating frequencies, programmable burst lengths and programmable latencies  
allow the same device to be useful for a variety of high bandwidth, high performance memory system applications.  
PIN ASSIGNMENT (Top View)  
1
2
3
4
5
6
7
8
9
VDD  
DQ0  
VDDQ  
DQ1  
DQ2  
VSSQ  
DQ3  
DQ4  
VDDQ  
1
2
3
4
5
6
7
8
9
54  
53 DQ15  
52 VSSQ  
VSS  
VSSQ  
VDDQ  
DQ0  
VDD  
A
B
C
D
E
F
VSS  
DQ15  
51 DQ14  
50 DQ13  
VDDQ  
VSSQ  
VSSQ  
VDDQ  
DQ2  
DQ4  
DQ1  
DQ3  
DQ14  
DQ12  
DQ13  
DQ11  
49  
48  
VDDQ  
DQ12  
47 DQ11  
46 VSSQ  
VSSQ  
VDD  
DQ6  
DQ10  
DQ8  
DQ9  
NC  
VDDQ  
VSS  
CKE  
A9  
DQ5  
DQ7  
45 DQ10  
44 DQ9  
DQ5 10  
DQ6 11  
LDQM  
43  
42 DQ8  
41 VSS  
VDDQ  
VSSQ  
DQ7 13  
VDD 14  
12  
UDQM  
NC  
CLK  
A11  
CAS  
BA0  
RAS  
BA1  
WE  
CS  
LDQM 15  
WE 16  
40 NC  
G
H
J
39 UDQM  
38 CLK  
37 CKE  
36 NC  
CAS 17  
RAS 18  
CS 19  
A8  
A0  
A3  
A10  
A7  
A5  
A6  
A4  
A1  
A2  
35  
34  
33  
32  
31  
30  
29  
28  
A11  
A9  
BA0 20  
BA1 21  
A10/AP 22  
54 Ball FBGA  
(8x8mm)  
(mm ball pitch)  
VSS  
VDD  
A8  
A0  
A1  
23  
24  
25  
26  
27  
A7  
A6  
A2  
A5  
A4  
A3  
VDD  
VSS  
Elite Semiconductor Memory Technology Inc.  
Publication Date: Aug. 2009  
Revision: 1.3 1/48  
1234567...48

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