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M4LV-128/64-10VI

更新时间： 2024-01-13 09:12:53

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莱迪思 - LATTICE		可编程逻辑器件输入元件时钟
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46页	692K
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High Performance E 2 CMOS In-System Programmable Logic

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M4LV-128/64-10VI 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	PLASTIC, QFP-100	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.91	Is Samacsys：	N
其他特性：	YES	最大时钟频率：	58.8 MHz
系统内可编程：	YES	JESD-30 代码：	R-PQFP-G100
JESD-609代码：	e0	JTAG BST：	YES
长度：	20 mm	湿度敏感等级：	3
专用输入次数：	2	I/O 线路数量：	64
宏单元数：	128	端子数量：	100
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	2 DEDICATED INPUTS, 64 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP100,.7X.9	封装形状：	RECTANGULAR
封装形式：	FLATPACK	电源：	3.3 V
可编程逻辑类型：	EE PLD	传播延迟：	10 ns
认证状态：	Not Qualified	座面最大高度：	3.4 mm
子类别：	Programmable Logic Devices	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	宽度：	14 mm
Base Number Matches：	1

M4LV-128/64-10VI 数据手册

MACH 4 CPLD Family

High Performance E²CMOS^®

In-System Programmable Logic

FEATURES

High-performance, E CMOS 3.3-V & 5-V CPLD families

Flexible architecture for rapid logic designs

— Excellent First-Time-Fit

— SpeedLocking

and reﬁt feature

performance for guaranteed ﬁxed timing

— Central, input and output switch matrices for 100% routability and 100% pin-out retention

High speed

— 7.5ns t Commercial and 10ns t Industrial

— 111.1MHz f

CNT

32 to 256 macrocells; 32 to 384 registers

44 to 256 pins in PLCC, PQFP, TQFP and BGA packages

Flexible architecture for a w ide range of design styles

— D/T registers and latches

— Synchronous or asynchronous mode

— Dedicated input registers

— Programmable polarity

— Reset/ preset swapping

Advanced capabilities for easy system integration

— 3.3-V & 5-V JEDEC-compliant operations

— JTAG (IEEE 1149.1) compliant for boundary scan testing

— 3.3-V & 5-V JTAG in-system programming

— PCI compliant (-7/-10/-12 speed grades)

— Safe for mixed supply voltage system designs

— Bus-Friendly inputs and I/Os

— Programmable security bit

— Individual output slew rate control

Advanced E CMOS process provides high-performance, cost-effective solutions

Supported by ispDesignEXPERT softw are for rapid logic development

— Supports HDL design methodologies with results optimized for MACH 4

— Flexibility to adapt to user requirements

— Software partnerships that ensure customer success

Lattice and third-party hardw are programming support

— LatticePRO

equipment

software for in-system programmability support on PCs and automated test

— Programming support on all major programmers including Data I/O, BP Microsystems, Advin,

and System General

Publication# 1 7466

Amendment/0

Rev: M

Issue Date: March 2000

12 3 4 5 6 7...46

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