Datasheet > 可编程逻辑 > 可编程逻辑器件> M4A5-256/128-12ANC

M4A5-256/128-12ANC

更新时间： 2024-10-29 13:10:07

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莱迪思 - LATTICE		可编程逻辑
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62页	1139K
描述
EE PLD, 12ns, CMOS, PBGA256, BGA-256

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M4A5-256/128-12ANC 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	LBGA,	针数：	256
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.78
Is Samacsys：	N	最大时钟频率：	52.6 MHz
JESD-30 代码：	S-PBGA-B256	长度：	27 mm
专用输入次数：	12	I/O 线路数量：	128
端子数量：	256	最高工作温度：	70 °C
最低工作温度：		组织：	12 DEDICATED INPUTS, 128 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
可编程逻辑类型：	EE PLD	传播延迟：	12 ns
认证状态：	Not Qualified	座面最大高度：	1.7 mm
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	27 mm	Base Number Matches：	1

M4A5-256/128-12ANC 数据手册

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ispMACH^™4A CPLD Family

High Performance E²CMOS^®

In-System Programmable Logic

FEATURES

High-performance, E CMOS 3.3-V & 5-V CPLD families

Flexible architecture for rapid logic designs

— Excellent First-Time-Fit

— SpeedLocking

and reﬁt feature

performance for guaranteed ﬁxed timing

— Central, input and output switch matrices for 100% routability and 100% pin-out retention

High speed

— 5.0ns t Commercial and 7.5ns t Industrial

— 182MHz f

CNT

32 to 512 macrocells; 32 to 768 registers

44 to 388 pins in PLCC, PQFP, TQFP, BGA, fpBGA and caBGA packages

Flexible architecture for a w ide range of design styles

— D/T registers and latches

— Synchronous or asynchronous mode

— Dedicated input registers

— Programmable polarity

— Reset/ preset swapping

Advanced capabilities for easy system integration

— 3.3-V & 5-V JEDEC-compliant operations

— JTAG (IEEE 1149.1) compliant for boundary scan testing

— 3.3-V & 5-V JTAG in-system programming

— PCI compliant (-5/-55/-6/-65/-7/-10/-12 speed grades)

— Safe for mixed supply voltage system designs

— Programmable pull-up or Bus-Friendly inputs and I/Os

— Hot-socketing

— Programmable security bit

— Individual output slew rate control

Advanced E CMOS process provides high-performance, cost-effective solutions

Supported by ispDesignEXPERT softw are for rapid logic development

— Supports HDL design methodologies with results optimized for ispMACH 4A

— Flexibility to adapt to user requirements

— Software partnerships that ensure customer success

Lattice and third-party hardw are programming support

— LatticePRO

equipment

software for in-system programmability support on PCs and automated test

— Programming support on all major programmers including Data I/O, BP Microsystems, Advin,

and System General

Publication# ISPM4A Rev: D

Amendment/0

Issue Date: August 2000

12 3 4 5 6 7...62

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