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M4A3-256/128-55FAC

更新时间： 2024-01-20 12:28:37

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莱迪思 - LATTICE		可编程逻辑器件输入元件时钟
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High Performance E 2 CMOS In-System Programmable Logic

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M4A3-256/128-55FAC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
Reach Compliance Code：	unknown	风险等级：	5.91
其他特性：	256 MACROCELLS; 4 EXTERNAL CLOCKS; PROGRAMMABLE POLARITY	最大时钟频率：	105 MHz
系统内可编程：	YES	JESD-30 代码：	S-PQFP-G208
JESD-609代码：	e0	JTAG BST：	YES
专用输入次数：	14	I/O 线路数量：	128
宏单元数：	256	端子数量：	208
最高工作温度：	70 °C	最低工作温度：
组织：	14 DEDICATED INPUTS, 128 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP208,1.2SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	可编程逻辑类型：	EE PLD
传播延迟：	5.5 ns	认证状态：	Not Qualified
子类别：	Programmable Logic Devices	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED

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ispMACH^™4A CPLD Family

High Performance E²CMOS^®

In-System Programmable Logic

FEATURES

High-performance, E CMOS 3.3-V & 5-V CPLD families

Flexible architecture for rapid logic designs

— Excellent First-Time-Fit

— SpeedLocking

and reﬁt feature

performance for guaranteed ﬁxed timing

— Central, input and output switch matrices for 100% routability and 100% pin-out retention

High speed

— 5.0ns t Commercial and 7.5ns t Industrial

— 182MHz f

CNT

32 to 512 macrocells; 32 to 768 registers

44 to 388 pins in PLCC, PQFP, TQFP, BGA, fpBGA and caBGA packages

Flexible architecture for a w ide range of design styles

— D/T registers and latches

— Synchronous or asynchronous mode

— Dedicated input registers

— Programmable polarity

— Reset/ preset swapping

Advanced capabilities for easy system integration

— 3.3-V & 5-V JEDEC-compliant operations

— JTAG (IEEE 1149.1) compliant for boundary scan testing

— 3.3-V & 5-V JTAG in-system programming

— PCI compliant (-5/-55/-6/-65/-7/-10/-12 speed grades)

— Safe for mixed supply voltage system designs

— Programmable pull-up or Bus-Friendly inputs and I/Os

— Hot-socketing

— Programmable security bit

— Individual output slew rate control

Advanced E CMOS process provides high-performance, cost-effective solutions

Supported by ispDesignEXPERT softw are for rapid logic development

— Supports HDL design methodologies with results optimized for ispMACH 4A

— Flexibility to adapt to user requirements

— Software partnerships that ensure customer success

Lattice and third-party hardw are programming support

— LatticePRO

equipment

software for in-system programmability support on PCs and automated test

— Programming support on all major programmers including Data I/O, BP Microsystems, Advin,

and System General

Publication# ISPM4A Rev: D

Amendment/0

Issue Date: August 2000

12 3 4 5 6 7...62

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M4A3-256/128-55SAC	LATTICE	EE PLD, 5.5ns, 256-Cell, CMOS, PBGA256, BGA-256	获取价格
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