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M4A3-192/96-65VC

更新时间： 2024-10-30 07:50:31

品牌	Logo	应用领域
莱迪思 - LATTICE		时钟输入元件可编程逻辑
页数	文件大小	规格书
59页	929K
描述
EE PLD, 6.5ns, 192-Cell, CMOS, PQFP144, TQFP-144

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M4A3-192/96-65VC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	TQFP-144
针数：	144	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.81	其他特性：	YES
最大时钟频率：	95.2 MHz	系统内可编程：	YES
JESD-30 代码：	S-PQFP-G144	JESD-609代码：	e0
JTAG BST：	YES	长度：	20 mm
湿度敏感等级：	3	专用输入次数：	16
I/O 线路数量：	96	宏单元数：	192
端子数量：	144	最高工作温度：	70 °C
最低工作温度：		组织：	16 DEDICATED INPUTS, 96 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装等效代码：	QFP144,.87SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
可编程逻辑类型：	EE PLD	传播延迟：	6.5 ns
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Programmable Logic Devices	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	20 mm	Base Number Matches：	1

M4A3-192/96-65VC 数据手册

ispMACH^™4A CPLD Family

High Performance E²CMOS^®

In-System Programmable Logic

FEATURES

High-performance, E CMOS 3.3-V & 5-V CPLD families

Flexible architecture for rapid logic designs

— Excellent First-Time-Fit

— SpeedLocking

and reﬁt feature

performance for guaranteed ﬁxed timing

— Central, input and output switch matrices for 100% routability and 100% pin-out retention

High speed

— 5.0ns t Commercial and 7.5ns t Industrial

— 182MHz f

CNT

32 to 512 macrocells; 32 to 768 registers

44 to 388 pins in PLCC, PQFP, TQFP, BGA, fpBGA and caBGA packages

Flexible architecture for a w ide range of design styles

— D/T registers and latches

— Synchronous or asynchronous mode

— Dedicated input registers

— Programmable polarity

— Reset/ preset swapping

Advanced capabilities for easy system integration

— 3.3-V & 5-V JEDEC-compliant operations

— JTAG (IEEE 1149.1) compliant for boundary scan testing

— 3.3-V & 5-V JTAG in-system programming

— PCI compliant (-5/-55/-65/-7/-10/-12 speed grades)

— Safe for mixed supply voltage system designs

— Programmable pull-up or Bus-Friendly inputs and I/Os

— Hot-socketing

— Programmable security bit

— Individual output slew rate control

Advanced E CMOS process provides high-performance, cost-effective solutions

Supported by ispDesignEXPERT softw are for rapid logic development

— Supports HDL design methodologies with results optimized for ispMACH 4A

— Flexibility to adapt to user requirements

— Software partnerships that ensure customer success

Lattice and third-party hardw are programming support

— LatticePRO

equipment

software for in-system programmability support on PCs and automated test

— Programming support on all major programmers including Data I/O, BP Microsystems, Advin,

and System General

Publication# ISPM4A Rev: B

Amendment/0

Issue Date: May 2000

12 3 4 5 6 7...59

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