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M12S64164A-6BG

更新时间： 2024-01-22 00:05:16
品牌 Logo 应用领域
晶豪 - ESMT 存储内存集成电路动态存储器
页数 文件大小 规格书
45页 1058K
描述
1M x 16 Bit x 4 Banks Synchronous DRAM

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M12S64164A-6BG 技术参数

生命周期：Contact Manufacturer零件包装代码：TSOP2
包装说明：TSOP2,针数：54
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.37
访问模式：FOUR BANK PAGE BURST最长访问时间：6 ns
其他特性：AUTO/SELF REFRESHJESD-30 代码：R-PDSO-G54
长度：22.22 mm内存密度：67108864 bit
内存集成电路类型：SYNCHRONOUS DRAM内存宽度：16
功能数量：1端口数量：1
端子数量：54字数：4194304 words
字数代码：4000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：4MX16封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE认证状态：Not Qualified
座面最大高度：1.2 mm自我刷新：YES
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.8 mm
端子位置：DUAL宽度：10.16 mm
Base Number Matches：1

M12S64164A-6BG 数据手册

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ESMT  
SDRAM  
M12S64164A  
1M x 16 Bit x 4 Banks  
Synchronous DRAM  
FEATURES  
ORDERING INFORMATION  
PRODUCT NO.  
M12S64164A-6TG  
M12S64164A-6BG  
M12S64164A-7TG  
M12S64164A-7BG  
M12S64164A-10TG  
M12S64164A-10BG  
MAX FREQ. PACKAGE Comments  
y
y
y
y
JEDEC standard 2.5V power supply  
LVTTL compatible with multiplexed address  
Four banks operation  
MRS cycle with address key programs  
- CAS Latency (2 & 3)  
- Burst Length (1, 2, 4, 8 & full page)  
- Burst Type (Sequential & Interleave)  
All inputs are sampled at the positive going edge of the  
system clock  
166MHz  
166MHz  
143MHz  
143MHz  
100MHz  
100MHz  
54 TSOP II  
54 BGA  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
Pb-free  
54 TSOP II  
54 BGA  
y
54 TSOP II  
54 BGA  
y
y
y
DQM for masking  
Auto & self refresh  
15.6 μ s refresh interval  
GENERAL DESCRIPTION  
The M12S64164A is 67,108,864 bits synchronous high data rate Dynamic RAM organized as 4 x 1,048,576 words by  
16 bits. Synchronous design allows precise cycle controls with the use of system clock I/O transactions are possible on  
every clock cycle. Range of operating frequencies, programmable burst length and programmable latencies allow the same  
device to be useful for a variety of high bandwidth, high performance memory system applications.  
PIN ASSIGNMENT  
Top View  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
V
SS  
1
V
DD  
1
2
3
4
5
6
7
8
9
DQ15  
2
DQ0  
V
SSQ  
3
V
DDQ  
DQ1  
DQ2  
VDDQ  
DQ15  
VSSQ  
DQ0  
VDD  
A
B
VSS  
DQ14  
DQ13  
4
5
V
DDQ  
6
V
SSQ  
DQ3  
DQ4  
VSSQ  
VDDQ  
DQ2  
DQ4  
DQ1  
DQ3  
DQ14  
DQ12  
DQ13  
DQ11  
VDDQ  
VSSQ  
DQ12  
DQ11  
7
8
C
D
E
F
V
SSQ  
9
V
DDQ  
DQ5  
DQ6  
DQ10  
DQ9  
10  
11  
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27  
VSSQ  
VDD  
VDDQ  
VSS  
DQ6  
DQ10  
DQ8  
DQ9  
NC  
DQ5  
DQ7  
V
DDQ  
V
SSQ  
DQ8  
DQ7  
LDQM  
V
SS  
V
DD  
NC  
LDQM  
WE  
UDQM  
CLK  
CKE  
NC  
UDQM  
NC  
CLK  
A11  
CKE  
A9  
CAS  
BA0  
RAS  
BA1  
WE  
CS  
CAS  
RAS  
CS  
G
H
J
A
A
A
A
A
A
A
V
11  
BA0  
BA1  
9
A8  
A10  
A7  
A5  
A6  
A4  
A0  
A3  
A1  
A2  
8
A
10/AP  
7
A
A
A
A
0
1
2
3
VSS  
VDD  
6
5
4
SS  
V
DD  
Elite Semiconductor Memory Technology Inc.  
Publication Date: Apr. 2009  
Revision: 1.2 1/45  
1234567...45

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