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LPR521KMB24 PDF预览

LPR521KMB24

更新时间： 2024-01-02 12:02:04
品牌 Logo 应用领域
逻辑 - LOGIC 时钟输出元件外围集成电路
页数 文件大小 规格书
6页 136K
描述
Pipeline Register, 16-Bit, CMOS, CQCC44, CERAMIC, LCC-44

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LPR521KMB24 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：QCCN, LCC44,.65SQ
针数：44Reach Compliance Code：unknown
ECCN代码：3A001.A.2.CHTS代码：8542.39.00.01
风险等级：5.92其他特性：MULTIPLEXED OUTPUT; ICC SPECIFIED @ 5MHZ
边界扫描：NO最大时钟频率：41.66 MHz
外部数据总线宽度：16JESD-30 代码：S-CQCC-N44
JESD-609代码：e0长度：16.5735 mm
低功率模式：NO湿度敏感等级：3
端子数量：44最高工作温度：125 °C
最低工作温度：-55 °C输出数据总线宽度：16
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：QCCN
封装等效代码：LCC44,.65SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：5 V认证状态：Not Qualified
筛选级别：MIL-STD-883 Class B座面最大高度：3.048 mm
子类别：DSP Peripherals最大压摆率：40 mA
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：16.5735 mm
uPs/uCs/外围集成电路类型：DSP PERIPHERAL, PIPELINE REGISTERBase Number Matches：1

LPR521KMB24 数据手册

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LPR520/521  
4 x 16-bit Multilevel Pipeline Register  
DEVICES INCORPORATED  
FEATURES  
DESCRIPTION  
The LPR520 and LPR521 are functionally The S1-0 select lines control a 4-to-1  
❑ Four 16-bit Registers  
compatible with the IDT29FCT520/  
IDT29FCT521 and AMD Am29520/  
Am29521 but have 16-bit inputs and  
outputs. They are implemented in low  
power CMOS.  
multiplexer which routes the contents  
of any of the registers to the Y output  
pins. The independence of the I and S  
controls allows simultaneous write  
and read operations on different  
registers.  
❑ Implements Double 2-Stage Pipe-  
line or Single 4-Stage Pipeline  
Register  
❑ Hold, Shift, and Load Instructions  
❑ Separate Data In and Data Out Pins  
The LPR520 and LPR521 contain four  
registers which can be configured as  
two independent, 2-level pipelines or  
as one 4-level pipeline.  
❑ High-Speed, Low Power CMOS  
Technology  
TABLE 1.  
LPR520 INSTRUCTION TABLE  
❑ Three-State Outputs  
❑ DESC SMD No. 5962-89716  
The Instruction pins, I1-0, control the  
loading of the registers. For either  
device, the registers may be config-  
ured as a four-stage delay line, with  
data loaded into R1 and shifted  
sequentially through R2, R3, and R4.  
Also, for the LPR520, data may be  
loaded from the inputs into either R1  
or R3 with only R2 or R4 shifting. The  
LPR521 differs from the LPR520 in  
that R2 and R4 remain unchanged  
during this type of data load, as  
shown in Tables 1 and 2. Finally, I1-0  
may be set to prevent any register  
from changing.  
❑ Available 100% Screened to  
I1 I0 Description  
MIL-STD-883, Class B  
L
L
L
H
L
D➞R1 R1➞R2 R2➞R3 R3➞R4  
❑ Package Styles Available:  
• 40-pin Plastic DIP  
HOLD HOLD  
D➞R3  
R3➞R4  
• 40-pin Ceramic DIP  
• 44-pin Plastic LCC, J-Lead  
• 44-pin Ceramic LCC  
H
H
D➞R1 R1➞R2 HOLD  
HOLD  
H
ALL REGISTERS ON HOLD  
TABLE 2.  
LPR521 INSTRUCTION TABLE  
I1 I0 Description  
L
L
L
H
L
D➞R1 R1➞R2 R2➞R3 R3➞R4  
HOLD HOLD  
D➞R3  
HOLD  
HOLD  
H
H
D➞R1 HOLD  
HOLD  
LPR520/521 BLOCK DIAGRAM  
H
ALL REGISTERS ON HOLD  
TABLE 3. OUTPUT SELECT  
S1 S0 Register Selected  
16  
L
L
L
H
L
Register 4  
Register 3  
Register 2  
Register 1  
D15-0  
REG 1  
H
H
16  
REG 2  
Y
15-0  
H
REG 3  
REG 4  
OE  
2
S
1-0  
2
I
1-0  
CLK  
Pipeline Registers  
06/30/95–LDS.P520/1-K  
1
123456

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