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LPR520JC22

更新时间： 2024-09-23 22:31:07
品牌 Logo 应用领域
逻辑 - LOGIC /
页数 文件大小 规格书
5页 164K
描述
4 x 16-bit Multilevel Pipeline Register

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LPR520JC22 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Contact Manufacturer零件包装代码：LCC
包装说明：QCCJ, LDCC44,.7SQ针数：44
Reach Compliance Code：compliantECCN代码：3A001.A.3
HTS代码：8542.39.00.01风险等级：5.85
其他特性：MULTIPLEXED OUTPUT; ICC SPECIFIED AT 5MHZ边界扫描：NO
最大时钟频率：45.45 MHz外部数据总线宽度：16
JESD-30 代码：S-PQCC-J44JESD-609代码：e0
长度：16.5862 mm低功率模式：NO
湿度敏感等级：3端子数量：44
最高工作温度：70 °C最低工作温度：
输出数据总线宽度：16封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC44,.7SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：225电源：5 V
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：DSP Peripherals最大压摆率：40 mA
最大供电电压：5.25 V最小供电电压：4.75 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：16.5862 mm
uPs/uCs/外围集成电路类型：DSP PERIPHERAL, PIPELINE REGISTERBase Number Matches：1

LPR520JC22 数据手册

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LPR520  
4 x 16-bit Multilevel Pipeline Register  
DEVICES INCORPORATED  
FEATURES  
DESCRIPTION  
The LPR520 is functionally compat-  
The S1-0 select lines control a 4-to-1  
ible with the L29C520 but have 16-bit multiplexer which routes the contents  
❑ Four 16-bit Registers  
❑ Implements Double 2-Stage  
Pipeline or Single 4-Stage Pipeline  
Register  
inputs and outputs. The LPR520 is  
implemented in low power CMOS.  
of any of the registers to the Y output  
pins. The independence of the I and S  
controls allows simultaneous write  
and read operations on different  
registers.  
❑ Hold, Shift, and Load Instructions  
The LPR520 contains four registers  
❑ Separate Data In and Data Out Pins which can be configured as two  
independent, 2-level pipelines or as  
one 4-level pipeline.  
❑ High-Speed, Low Power CMOS  
Technology  
❑ Three-State Outputs  
❑ 44-pin PLCC, J-Lead  
The Instruction pins, I1-0, control the  
loading of the registers. The registers  
may be configured as a four-stage  
delay line, with data loaded into R1  
and shifted sequentially through R2,  
R3, and R4. Also, data may be loaded  
from the inputs into either R1 or R3  
with only R2 or R4 shifting. Finally,  
I1-0 may be set to prevent any register  
from changing.  
TABLE 1.  
LPR520 BLOCK DIAGRAM  
LPR520 INSTRUCTION TABLE  
I1 I0 Description  
16  
L
L
L
H
L
D➞R1 R1➞R2 R2➞R3 R3➞R4  
D15-0  
HOLD HOLD  
D➞R3  
R3➞R4  
REG 1  
H
H
D➞R1 R1➞R2 HOLD  
HOLD  
16  
REG 2  
Y15-0  
H
ALL REGISTERS ON HOLD  
REG 3  
REG 4  
OE  
2
S1-0  
TABLE 2. OUTPUT SELECT  
S1 S0 Register Selected  
L
L
L
H
L
Register 4  
Register 3  
Register 2  
Register 1  
2
I1-0  
CLK  
H
H
H
Pipeline Registers  
08/02/2000–LDS.P520-C  
1
12345

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型号 品牌 获取价格 描述 数据表
LPR520JC25 LOGIC

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 		Pipeline Register, 16-Bit, CMOS, PQCC44, 0.690 X 0.690 INCH, PLASTIC, LCC-44
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