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LMU112JC25

更新时间： 2024-09-23 22:11:59
品牌 Logo 应用领域
逻辑 - LOGIC 外围集成电路时钟
页数 文件大小 规格书
6页 49K
描述
12 x 12-bit Parallel Multiplier

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LMU112JC25 技术参数

是否Rohs认证： 不符合生命周期：Contact Manufacturer
零件包装代码：LCC包装说明：QCCJ, LDCC52,.8SQ
针数：52Reach Compliance Code：compliant
ECCN代码：3A991.A.2HTS代码：8542.39.00.01
风险等级：5.75Is Samacsys：N
边界扫描：NO最大时钟频率：40 MHz
外部数据总线宽度：12JESD-30 代码：S-PQCC-J52
JESD-609代码：e0长度：19.1262 mm
低功率模式：NO湿度敏感等级：3
端子数量：52最高工作温度：70 °C
最低工作温度：输出数据总线宽度：16
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC52,.8SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：5 V认证状态：Not Qualified
座面最大高度：5.08 mm子类别：DSP Peripherals
最大压摆率：20 mA最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：19.1262 mmuPs/uCs/外围集成电路类型：DSP PERIPHERAL, MULTIPLIER
Base Number Matches：1

LMU112JC25 数据手册

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LMU112  
12 x 12-bit Parallel Multiplier  
DEVICES INCORPORATED  
FEATURES  
DESCRIPTION  
The LMU112 is a high-speed, low  
power 12-bit parallel multiplier built  
using advanced CMOS technology.  
The LMU112 is pin and functionally  
which is loaded along with the B  
operands. The operands are specified  
to be in two’s complement format  
when TC is asserted and unsigned  
❑ 25 ns Worst-Case Multiply Time  
❑ Low Power CMOS Technology  
❑ Replaces Fairchild MPY112K  
❑ Two’s Complement or Unsigned  
compatible with Fairchilds’s MPY112K. magnitude when TC is deasserted.  
Operands  
Mixed mode operation is not allowed.  
The A and B input operands are  
❑ Three-State Outputs  
loaded into their respective registers  
on the rising edge of the separate  
clock inputs (CLK A and CLK B).  
Two’s complement or unsigned  
magnitude operands are accommo-  
For two’s complement operands, the  
17 most significant bits at the output  
of the asynchronous multiplier array  
are shifted one bit position to the left.  
This is done to discard the redundant  
❑ Package Styles Available:  
• 48-pin PDIP  
• 52-pin PLCC, J-Lead  
dated via the operand control bit (TC) copy of the sign-bit, which is in the  
most significant bit position, and  
extend the bit precision by one bit.  
The result is then truncated to the 16  
MSB’s and loaded into the output  
register on the rising edge of CLK B.  
LMU112 BLOCK DIAGRAM  
A
11-0  
TC  
B11-0  
12  
A REGISTER  
12  
B REGISTER  
The contents of the output register are  
made available via three-state buffers  
by asserting OE. When OE is de-  
asserted, the outputs (R23-8) are in the  
high impedance state.  
CLK A  
CLK B  
24  
FORMAT ADJUST  
16  
RESULT REGISTER  
OE  
16  
R
23-8  
Multipliers  
08/16/2000–LDS.112-K  
1
123456

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