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LC5256B-4F256C PDF预览

LC5256B-4F256C

更新时间： 2024-11-18 19:05:35
品牌 Logo 应用领域
莱迪思 - LATTICE 时钟输入元件可编程逻辑
页数 文件大小 规格书
66页 240K
描述
EE PLD, 4.8ns, PBGA256, FBGA-256

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LC5256B-4F256C 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：BGA包装说明：FBGA-256
针数：256Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.83Is Samacsys：N
最大时钟频率：185 MHzJESD-30 代码：S-PBGA-B256
JESD-609代码：e0长度：17 mm
湿度敏感等级：3专用输入次数：
I/O 线路数量：144端子数量：256
组织：0 DEDICATED INPUTS, 144 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：225可编程逻辑类型：EE PLD
传播延迟：4.8 ns认证状态：Not Qualified
座面最大高度：2.1 mm最大供电电压：2.7 V
最小供电电压：2.3 V标称供电电压：2.5 V
表面贴装：YES端子面层：Tin/Lead (Sn63Pb37)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：17 mmBase Number Matches：1

LC5256B-4F256C 数据手册

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TM  
ispMACH 5000B Family  
2.5V In-System Programmable  
TM  
SuperWIDE High Density PLDs  
September 2003  
Data Sheet  
■ Easy System Integration  
• 2.5V power supply  
Features  
■ High Speed Logic Implementation  
• SuperWIDE 68-input logic block  
• Hot socketing  
• Input pull-up, pull-down or Bus-keeper  
(Pin-by-pin selectable)  
• Up to 35 product terms per output  
• Single-level Global Routing Pool (GRP)  
• Open drain capability  
■ sysIOTM Capability  
• LVCMOS 1.8, 2.5 and 3.3  
• LVTTL  
• Macrocell-based power management  
• IEEE 1149.1 Boundary Scan testable  
• IEEE 1532 compliant In-System Programmable  
(ISP™)  
• SSTL 2 (I and II)  
• SSTL 3 (I and II)  
• CTT 3.3, CTT 2.5  
• HSTL (I and III)  
• PCI 3.3  
• GTL+  
• AGP-1X  
• LVDS (clock input)  
• LVPECL (clock input)  
• Programmable drive strength  
ispMACH 5000B Introduction  
The ispMACH 5000B represents the next generation of  
Lattice’s SuperWIDE CPLD architecture. Through their  
wide 68-input blocks, these devices give significantly  
improved speed performance for typical designs over  
architectures with a lower number of inputs.  
In addition to the unique benefits of the SuperWIDE  
architecture, the ispMACH 5000B provides sysIO capa-  
bility to provide support for a variety of advanced I/O  
standards.  
■ Ease of Design  
• Product term sharing  
• Extensive clocking and OE capability  
The ispMACH 5000B devices consist of multiple Super-  
WIDE 68-input, 32-macrocell Generic Logic Blocks  
(GLBs) interconnected by a single-level routing system  
referred to as the Global Routing Pool (GRP). Figure 1  
shows the ispMACH 5000B block diagram. Together,  
the GLBs and the GRP allow designers to create large  
designs in a single device without compromising perfor-  
mance.  
■ Broad Device Offering  
• 128 to 512 macrocells  
• 92 to 256 I/Os  
• 128 to 484 pins/balls in TQFP, PQFP and fpBGA  
packages  
• Commercial and industrial temperature ranges  
Table 1. ispMACH 5000B Family Selection Guide  
ispMACH  
5128B  
ispMACH  
5256B  
ispMACH  
5384B  
ispMACH  
5512B  
Macrocells  
128  
256  
92/144  
4.0  
384  
156/186  
4.0  
512  
156/196/256  
4.5  
User I/O Options  
92  
t
(ns)  
3.0  
PD  
t – Set-up with 0 Hold (ns)  
1.7  
2.1  
2.1  
2.5  
S
t
f
(ns)  
2.2  
275  
2.7  
2.7  
2.8  
CO  
(MHz)  
250  
2.5  
250  
200  
MAX  
Supply Voltage (V)  
Package  
2.5  
2.5  
2.5  
128-pin TQFP  
128-pin TQFP  
208-pin PQFP  
256-ball fpBGA  
208-pin PQFP  
256-ball fpBGA  
208-pin PQFP  
256-ball fpBGA  
484-ball fpBGA  
www.latticesemi.com  
1
5kb_11.1  
1234567...66

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与LC5256B-4F256C相关器件

型号 品牌 获取价格 描述 数据表
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