Datasheet > 可编程逻辑 > 可编程逻辑器件> ISPGDX240VA-4B388

ISPGDX240VA-4B388

更新时间： 2024-09-12 22:08:31

品牌	Logo	应用领域
莱迪思 - LATTICE		可编程逻辑器件输入元件时钟
页数	文件大小	规格书
25页	324K
描述
In-System Programmable 3.3V Generic Digital CrosspointTM

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

ISPGDX240VA-4B388 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	23 X 23 MM, 1 MM PITCH, FPBGA-388	针数：	388
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.8
Is Samacsys：	N	最大时钟频率：	153.8 MHz
JESD-30 代码：	S-PBGA-B388	JESD-609代码：	e0
长度：	23 mm	湿度敏感等级：	3
专用输入次数：		I/O 线路数量：	240
端子数量：	388	最高工作温度：	70 °C
最低工作温度：		组织：	0 DEDICATED INPUTS, 240 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	225
可编程逻辑类型：	EE PLD	传播延迟：	4.5 ns
认证状态：	Not Qualified	座面最大高度：	2.6 mm
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	23 mm
Base Number Matches：	1

ISPGDX240VA-4B388 数据手册

浏览型号ISPGDX240VA-4B388的Datasheet PDF文件第2页

浏览型号ISPGDX240VA-4B388的Datasheet PDF文件第3页

浏览型号ISPGDX240VA-4B388的Datasheet PDF文件第4页

浏览型号ISPGDX240VA-4B388的Datasheet PDF文件第5页

浏览型号ISPGDX240VA-4B388的Datasheet PDF文件第6页

ispGDX 240VA

In-System Programmable

3.3V Generic Digital Crosspoint

Features

Functional Block Diagram

• IN-SYSTEM PROGRAMMABLE GENERIC DIGITAL

CROSSPOINT FAMILY

ISP

Control

I/O Pins D

— Advanced Architecture Addresses Programmable

PCB Interconnect, Bus Interface Integration and

Jumper/Switch Replacement

— “Any Input to Any Output” Routing

— Fixed HIGH or LOW Output Option for Jumper/DIP

Switch Emulation

— Space-Saving PQFP and BGA Packaging

— Dedicated IEEE 1149.1-Compliant Boundary Scan

Test

• HIGH PERFORMANCE E²CMOS^®TECHNOLOGY

Global Routing

Pool

I/O

Cells

I/O

Cells

(GRP)

— 3.3V Core Power Supply

— 4.5ns Input-to-Output/4.5ns Clock-to-Output Delay

— 200MHz Maximum Clock Frequency

— TTL/3.3V/2.5V Compatible Input Thresholds and

Output Levels (Individually Programmable)

— Low-Power: 16.5mA Quiescent Icc

Boundary

Scan

Control

— 24mA I

Drive with Programmable Slew Rate

I/O Pins B

Control Option

— PCI Compatible Drive Capability

— Schmitt Trigger Inputs for Noise Immunity

— Electrically Erasable and Reprogrammable

— Non-Volatile E²CMOS Technology

Description

The ispGDXVA architecture provides a family of fast,

flexible programmable devices to address a variety of

system-level digital signal routing and interface require-

ments including:

• ispGDXVA™ OFFERS THE FOLLOWING ADVANTAGES

— 3.3V In-System Programmable Using Boundary Scan

Test Access Port (TAP)

— Change Interconnects in Seconds

• FLEXIBLE ARCHITECTURE

• Multi-Port Multiprocessor Interfaces

— Combinatorial/Latched/Registered Inputs or Outputs

— Individual I/O Tri-state Control with Polarity Control

— Dedicated Clock/Clock Enable Input Pins (four) or

Programmable Clocks/Clock Enables from I/O Pins (60)

— Single Level 4:1 Dynamic Path Selection (Tpd = 4.5ns)

— Programmable Wide-MUX Cascade Feature

Supports up to 16:1 MUX

• Wide Data and Address Bus Multiplexing

(e.g. 16:1 High-Speed Bus MUX)

• Programmable Control Signal Routing

(e.g. Interrupts, DMAREQs, etc.)

• Board-Level PCB Signal Routing for Prototyping or

Programmable Bus Interfaces

— Programmable Pull-ups, Bus Hold Latch and Open

Drain on I/O Pins

— Outputs Tri-state During Power-up (“Live Insertion”

Friendly)

The devices feature fast operation, with input-to-output

signaldelays(Tpd)of4.5nsandclock-to-outputdelaysof

4.5ns.

• DESIGN SUPPORT THROUGH LATTICE’S ispGDX

DEVELOPMENT SOFTWARE

— MS Windows or NT / PC-Based or Sun O/S

— Easy Text-Based Design Entry

— Automatic Signal Routing

— Program up to 100 ISP Devices Concurrently

— Simulator Netlist Generation for Easy Board-Level

Simulation

The architecture of the devices consists of a series of

programmableI/OcellsinterconnectedbyaGlobalRout-

ing Pool (GRP). All I/O pin inputs enter the GRP directly

or are registered or latched so they can be routed to the

required I/O outputs. I/O pin inputs are defined as four

sets (A,B,C,D) which have access to the four MUX inputs

are subject to change without notice.

LATTICE SEMICONDUCTOR CORP., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.

Tel. (503) 268-8000; 1-800-LATTICE; FAX (503) 268-8556; http://www.latticesemi.com

September 2000

gdx240va_02

12 3 4 5 6 7...25

中文翻译

下载PDF

与ISPGDX240VA-4B388相关器件

型号	品牌	获取价格	描述	数据表
ISPGDX240VA-7B388	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM
ISPGDX240VA-7B388I	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM
ISPGDX240VA-7BN388	LATTICE	获取价格	EE PLD, 7ns, CMOS, PBGA388, 23 X 23 MM, 1 MM PITCH, LEAD FREE, FPBGA-388
ISPGDX240VA-9B388I	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM
ISPGDX2-64/E	LATTICE	获取价格	High Performance Interfacing and Switching
ISPGDX80A-5T100	LATTICE	获取价格	In-System Programmable Generic Digital CrosspointTM
ISPGDX80A-7T100	LATTICE	获取价格	In-System Programmable Generic Digital CrosspointTM
ISPGDX80VA-3T100	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM
ISPGDX80VA-5T100	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM
ISPGDX80VA-5T100I	LATTICE	获取价格	In-System Programmable 3.3V Generic Digital CrosspointTM

与ISPGDX240VA-4B388相关文章

SL74HC10N：高性能三输入与非门解析
2024-09-03

78
AIC1781A 电池充电控制器深度解析
2024-09-03

69
Pickering新高压舌簧继电器亮相汽车测试博览会
2024-08-26

100
采用MCU+MPU双处理器架构实现的创新应用设计探索
2024-08-23

114

产品中心

服务支持

精选活动

关于我们

帮助中心

ISPGDX240VA-4B388

ISPGDX240VA-4B388 技术参数

ISPGDX240VA-4B388 数据手册

与ISPGDX240VA-4B388相关器件

与ISPGDX240VA-4B388相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

ISPGDX240VA-4B388

ISPGDX240VA-4B388 技术参数

ISPGDX240VA-4B388 数据手册

与ISPGDX240VA-4B388相关器件

与ISPGDX240VA-4B388相关文章

您还可以找

您在本页遇到什么问题？