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5962F9671401VXC

更新时间： 2024-01-12 08:24:27
品牌 Logo 应用领域
英特矽尔 - INTERSIL 触发器逻辑集成电路
页数 文件大小 规格书
3页 240K
描述
Radiation Hardened Dual J-K Flip-Flop

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5962F9671401VXC 技术参数

生命周期：Obsolete包装说明：,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.64系列：ACT
JESD-30 代码：S-CQCC-N28逻辑集成电路类型：J-K FLIP-FLOP
位数：2功能数量：2
端子数量：28最高工作温度：125 °C
最低工作温度：-55 °C输出极性：COMPLEMENTARY
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装形状：SQUARE
封装形式：CHIP CARRIER认证状态：Not Qualified
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子形式：NO LEAD端子位置：QUAD
总剂量：300k Rad(Si) V触发器类型：NEGATIVE EDGE
Base Number Matches：1

5962F9671401VXC 数据手册

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ACTS112MS  
Radiation Hardened  
Dual J-K Flip-Flop  
January 1996  
Features  
Pinouts  
16 PIN CERAMIC DUAL-IN-LINE  
MIL-STD-1835, DESIGNATOR CDIP2-T16,  
• Devices QML Qualified in Accordance with MIL-PRF-38535  
• Detailed Electrical and Screening Requirements are Contained in  
SMD# 5962-96714 and Intersil’s QM Plan  
LEAD FINISH C  
TOP VIEW  
• 1.25 Micron Radiation Hardened SOS CMOS  
CP1  
K1  
1
16 VCC  
15 R1  
14 R2  
13 CP2  
12 K2  
11 J2  
• Total Dose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . >300K RAD (Si)  
2
3
4
5
6
7
8
• Single Event Upset (SEU) Immunity: <1 x 10-10 Errors/Bit/Day  
(Typ)  
J1  
S1  
• SEU LET Threshold . . . . . . . . . . . . . . . . . . . . . . . >100 MEV-cm2/mg  
• Dose Rate Upset . . . . . . . . . . . . . . . . >1011 RAD (Si)/s, 20ns Pulse  
• Dose Rate Survivability. . . . . . . . . . . >1012 RAD (Si)/s, 20ns Pulse  
• Latch-Up Free Under Any Conditions  
Q1  
Q1  
10 S2  
Q2  
9
Q2  
GND  
• Military Temperature Range . . . . . . . . . . . . . . . . . . -55oC to +125oC  
• Significant Power Reduction Compared to ALSTTL Logic  
• DC Operating Voltage Range . . . . . . . . . . . . . . . . . . . . 4.5V to 5.5V  
16 PIN CERAMIC FLATPACK  
MIL-STD-1835, DESIGNATOR CDFP4-F16,  
LEAD FINISH C  
• Input Logic Levels  
- VIL = 0.8V Max  
TOP VIEW  
CP1  
K1  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
VCC  
R1  
- VIH = VCC/2 Min  
• Input Current ≤ 1µA at VOL, VOH  
J1  
R2  
• Fast Propagation Delay . . . . . . . . . . . . . . . . 26ns (Max), 16ns (Typ)  
S1  
CP2  
K2  
Q1  
Description  
Q1  
J2  
Q2  
S2  
The Intersil ACTS112MS is a Radiation Hardened Dual J-K Flip-Flop  
with Set and Reset. The output change states on the negative transition  
of the clock (CP1N or CP2N).  
GND  
Q2  
The ACTS112MS utilizes advanced CMOS/SOS technology to achieve  
high-speed operation. This device is a member of radiation hardened,  
high-speed, CMOS/SOS Logic Family.  
The ACTS112MS is supplied in a 16 lead Ceramic Flatpack (K suffix) or  
a Ceramic Dual-In-Line Package (D suffix).  
Ordering Information  
PART NUMBER  
5962F9671401VEC  
5962F9671401VXC  
ACTS112D/Sample  
ACTS112K/Sample  
ACTS112HMSR  
TEMPERATURE RANGE  
SCREENING LEVEL  
MIL-PRF-38535 Class V  
MIL-PRF-38535 Class V  
Sample  
PACKAGE  
o
o
-55 C to +125 C  
16 Lead SBDIP  
o
o
-55 C to +125 C  
16 Lead Ceramic Flatpack  
16 Lead SBDIP  
o
25 C  
o
25 C  
Sample  
16 Lead Ceramic Flatpack  
Die  
o
25 C  
Die  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
Spec Number 518825  
File Number 3570.1  
http://www.intersil.com or 407-727-9207 | Copyright © Intersil Corporation 1999  
1
123

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