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4015B

更新时间： 2024-02-17 23:56:52

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英特矽尔 - INTERSIL		移位寄存器
页数	文件大小	规格书
8页	121K
描述
CMOS Dual 4-Stage Static Shift Register With Serial Input/Parallel Output

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4015B 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP-16
针数：	16	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.61
Is Samacsys：	N	计数方向：	RIGHT
系列：	4000/14000/40000	JESD-30 代码：	R-PDIP-T16
JESD-609代码：	e0	逻辑集成电路类型：	SERIAL IN PARALLEL OUT
位数：	4	功能数量：	2
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-55 °C	输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	5/15 V	认证状态：	Not Qualified
筛选级别：	38535Q/M;38534H;883B	子类别：	Shift Registers
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	Base Number Matches：	1

4015B 数据手册

CD4015BMS

CMOS Dual 4-Stage Static Shift Register

With Serial Input/Parallel Output

December 1992

Features

Pinout

CD4015BMS

TOP VIEW

• High-Voltage Type (20V Rating)

• Medium Speed Operation 12MHz (typ.) Clock Rate at

VDD - VSS = 10V

CLOCK B

Q4B

16 VDD

• Fully Static Operation

15 DATA B

14 RESET B

13 Q1B

Q3A

• 8 Master-Slave Flip-Flops Plus Input and Output Buffering

• 100% Tested For Quiescent Current at 20V

• 5V, 10V and 15V Parametric Ratings

Q2A

Q1A

12 Q2B

RESET A

DATA A

VSS

11 Q3B

• Standardized Symmetrical Output Characteristics

10 Q4A

• Maximum Input Current of 1µA at 18V Over Full Pack-

CLOCK A

age-Temperature Range; 100nA at 18V and 25^oC

• Noise Margin (Full Package-Temperature Range) =

- 1V at VDD = 5V

- 2V at VDD = 10V

- 2.5V at VDD = 15V

Functional Diagram

• Meets All Requirements of JEDEC Tentative Standard

No. 13B, “Standard Speciﬁcations for Description of

‘B’ Series CMOS Devices”

VDD

DATA A

Q1A

Q2A

Q3A

Q4A

Applications

CLOCK A

• Serial-Input/Parallel-Output Data Queueing

• Serial to Parallel Data Conversion

• General-Purpose Register

STAGE

RESET A

DATA B

Q1B

Q2B

Q3B

Q4B

Description

CLOCK B

STAGE

CD4015BMS consists of two identical, independent, 4-stage

serial-input/parallel output registers. Each register has inde-

pendent CLOCK and RESET inputs as well as a single serial

DATA input. “Q” outputs are available from each of the four

stages on both registers. All register stages are D type, mas-

ter-slave ﬂip-ﬂops. The logic level present at the DATA input

is transferred into the ﬁrst register stage and shifted over one

stage at each positive-going clock transition. Resetting of all

stages is accomplished by a high level on the reset line.

package, or to more than 8 stages using additional

CD4015BMS’s is possible.

RESET B

VSS

The CD4015BMS is supplied in these 16 lead outline pack-

ages:

Braze Seal DIP

Frit Seal DIP

H4X

H1F

Ceramic Flatpack H6W

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

File Number 3295

7-89

12 3 4 5 6 7 8

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与4015B相关器件

型号	品牌	描述	获取价格	数据表
4015BDMQB	FAIRCHILD	Serial In Parallel Out, 4000/14000/40000 Series, 4-Bit, Right Direction, True Output, CMOS	获取价格
40160-02-100B	MOLEX	2.50mm (.098") Pitch Round Conductor Flat Cable	获取价格
40160-03-100B	MOLEX	2.50mm (.098") Pitch Round Conductor Flat Cable	获取价格
40160-04-100B	MOLEX	2.50mm (.098") Pitch Round Conductor Flat Cable	获取价格
40160-05-100B	MOLEX	2.50mm (.098") Pitch Round Conductor Flat Cable	获取价格
40160-06-100B	MOLEX	2.50mm (.098") Pitch Round Conductor Flat Cable	获取价格

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