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IDTCSPT855PG8 PDF预览

IDTCSPT855PG8

更新时间： 2024-11-30 14:51:31
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
10页 99K
描述
PLL Based Clock Driver, 855 Series, 4 True Output(s), 0 Inverted Output(s), PDSO28, TSSOP-28

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IDTCSPT855PG8 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：TSSOP-28针数：28
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.28Is Samacsys：N
系列：855输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：9.7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.012 A湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：28实输出次数：4
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP28,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：240电源：2.5 V
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：1.2 mm子类别：Clock Driver
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：20
宽度：4.4 mmBase Number Matches：1

IDTCSPT855PG8 数据手册

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2.5V PHASE LOCKED LOOP  
CLOCK DRIVER  
IDTCSPT855  
FEATURES:  
DESCRIPTION:  
• PLL clock driver for DDR (Double Data Rate) synchronous  
DRAM applications  
TheCSPT855isahigh-performance,low-skew,low-jitterzerodelaybuffer  
thatdistributesonedifferentialclockinputpair(CLK,CLK)tofourdifferential  
outputpairs(Y[0:3],Y[0:3])andonedifferentialpairoffeedbackclockoutputs  
(FBOUT,FBOUT). WhenPWRDWNishigh,theoutputsswitchinphaseand  
frequencywithCLK. WhenPWRDWNislow,alloutputsaredisabledtoahigh-  
impedancestate(3-state),andthePLLisshutdown(low-powermode). The  
devicealsoentersthislow-powermodewhentheinputfrequencyfallsbelow  
asuggesteddetectionfrequencythatisbelow20MHz(typical10MHz). Aninput  
frequency detection circuit detects the low-frequency condition, and after  
applyinga>20MHzinputsignal,thisdetectioncircuitreactivatesthePLLand  
enablestheoutputs.  
• Spread spectrum clock compatible  
• Operating frequency: 60MHz to 220MHz  
• Low jitter (cycle-to-cycle): ±50ps  
• Distributes one differential clock input to four differential clock  
outputs  
• Enters low power mode and 3-state outputs when input CLK  
signal is less than 20MHz or PWRDWN is low  
• Operates from a 2.5V supply  
• Consumes <200μA quiescent current  
• External feedback pins (FBIN, FBIN) are used to synchronize  
outputs to input clocks  
When AVDD is tied to GND, the PLL is turned off and bypassed for test  
purposes. The CSPT855 is also able to track spread spectrum clocking for  
reducedEMI.  
• Available in TSSOP package  
SincetheCSPT855isbasedonPLLcircuitry,itrequiresastabilizationtime  
toachievephase-lockofthePLL. Thisstabilizationtimeisrequiredfollowing  
power up.  
APPLICATIONS:  
• For all DDR1 speeds: PC1600 (DDR200), PC2100 (DDR266),  
PC2700 (DDR333), PC3200 (DDR400)  
FUNCTIONALBLOCKDIAGRAM  
3
Y0  
2
Y0  
12  
24  
PWRDWN  
Y1  
POWERDOWN  
AND TEST  
13  
Y1  
9
AVDD  
LOGIC  
17  
Y2  
16  
Y2  
26  
Y3  
27  
Y3  
19  
6
CLK  
FBOUT  
7
CLK  
20  
PLL  
FBOUT  
23  
FBIN  
22  
FBIN  
TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.  
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES  
NOVEMBER 2008  
1
c
2008 Integrated Device Technology, Inc.  
DSC-6203/12  
1234567...10

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型号 品牌 获取价格 描述 数据表
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