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IDT74ALVCH16901PA

更新时间： 2024-11-22 21:54:23
品牌 Logo 应用领域
艾迪悌 - IDT 总线驱动器总线收发器触发器逻辑集成电路光电二极管输出元件
页数 文件大小 规格书
9页 81K
描述
3.3V CMOS 18-BIT UNIVERSAL BUS TRANSCEIVER WITH PARITY GENERATORS / CHECKERS AND BUS-HOLD

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IDT74ALVCH16901PA 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP64,.32,20
针数：64Reach Compliance Code：not_compliant
风险等级：5.76Is Samacsys：N
其他特性：WITH INDEPENDENT OUTPUT ENABLE FOR EACH DIRECTION; WITH PARITY GENERATOR/CHECKER控制类型：INDEPENDENT CONTROL
计数方向：BIDIRECTIONAL系列：ALVC/VCX/A
JESD-30 代码：R-PDSO-G64JESD-609代码：e0
长度：17 mm逻辑集成电路类型：REGISTERED BUS TRANSCEIVER
最大I（ol）：0.024 A湿度敏感等级：1
位数：8功能数量：2
端口数量：2端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP64,.32,20封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：240
电源：3.3 VProp。Delay @ Nom-Sup：4.4 ns
传播延迟（tpd）：5.8 ns认证状态：Not Qualified
座面最大高度：1.1 mm子类别：Bus Driver/Transceivers
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30翻译：N/A
触发器类型：POSITIVE EDGE宽度：6.1 mm
Base Number Matches：1

IDT74ALVCH16901PA 数据手册

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3.3V CMOS 18-BIT  
IDT74ALVCH16901  
UNIVERSAL BUS TRANSCEIVER  
WITH PARITY GENERATORS/  
CHECKERS AND BUS-HOLD  
FEATURES:  
DESCRIPTION:  
• 0.5 MICRON CMOS Technology  
• Typical tSK(o) (Output Skew) < 250ps  
• ESD > 2000V per MIL-STD-883, Method 3015; > 200V using  
machine model (C = 200pF, R = 0)  
This 18-bit universal bus transceiver is built using advanced dual metal  
CMOS technology. The ALVCH16901 is a dual 9-bit to dual 9-bit parity  
transceiver with registers. The device can operate as a feed-through  
transceiver or it can generate/check parity from the two 8-bit data buses in  
eitherdirection.  
• VCC = 3.3V ± 0.3V, Normal Range  
• VCC = 2.7V to 3.6V, Extended Range  
• VCC = 2.5V ± 0.2V  
• CMOS power levels (0.4µ W typ. static)  
• Rail-to-Rail output swing for increased noise margin  
• Available in TSSOP package  
The ALVCH16901 features independent clock (CLKAB or CLKBA),  
latch-enable (LEAB or LEBA), and dual 9-bit clock enable (CLKENAB or  
CLKENBA) inputs. It also provides parity-enable (SEL) and parity-select  
(ODD/EVEN)inputsandseparateerror-signal(ERRAandERRB)outputs  
for checking parity. The direction of data flow is controlled by OEAB and  
OEBA.WhenSELislow,theparityfunctionsareenabled. WhenSELishigh,  
theparityfunctionsaredisabledandthedeviceactsasan18-bitregistered  
transceiver.  
The ALVCH16901 has been designed with a ±24mA output driver. This  
driver is capable of driving a moderate to heavy load while maintaining  
speedperformance.  
The ALVCH16901 has “bus-hold” which retains the inputs’ last state  
whenever the input bus goes to a high impedance. This prevents floating  
inputs and eliminates the need for pull-up/down resistors.  
DRIVE FEATURES:  
• High Output Drivers: ±24mA  
• Suitable for heavy loads  
APPLICATIONS:  
• 3.3V high speed systems  
• 3.3V and lower voltage computing systems  
FUNCTIONALBLOCKDIAGRAM  
2
LEAB  
1
2
1CLKENAB  
2CLKENAB  
32  
3
CLKAB  
OEAB  
30  
35  
OEBA  
1B1-1B8  
1A1-1A8  
1APAR  
18  
18  
18-Bit  
Storage  
18  
60  
5
QA  
B-Port  
Parity  
Generate  
and  
Check  
A Data  
A-Port  
Parity  
Generate  
and  
Check  
B Data  
1BPAR  
61  
4
1ERRA  
2B1-2A8  
1ERRB  
2A1-2A8  
37  
29  
28  
36  
2APAR  
2ERRB  
2BPAR  
2ERRA  
18-Bit  
Storage  
18  
QB  
34  
31  
ODD/EVEN  
SEL  
62  
CLKBA  
64  
33  
1CLKENBA  
2CLKENBA  
2
63  
LEBA  
TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.  
INDUSTRIAL TEMPERATURE RANGE  
JUNE 2000  
1
©2000 Integrated Device Technology, Inc.  
DSC-4582/1  
1234567...9

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