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IDT72T4098L5BBG

更新时间： 2024-11-13 10:41:59

品牌	Logo	应用领域
艾迪悌 - IDT		LTE 先进先出芯片
页数	文件大小	规格书
52页	498K
描述
FIFO, 32KX40, 3.6ns, Synchronous, CMOS, PBGA208, 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208

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IDT72T4098L5BBG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208	针数：	208
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.83
最长访问时间：	3.6 ns	其他特性：	ALTERNATIVE MEMORY WIDTH: 10 AND 20
周期时间：	5 ns	JESD-30 代码：	S-PBGA-B208
JESD-609代码：	e1	长度：	17 mm
内存密度：	1310720 bit	内存宽度：	40
湿度敏感等级：	3	功能数量：	1
端子数量：	208	字数：	32768 words
字数代码：	32000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32KX40	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1.97 mm
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	17 mm

IDT72T4098L5BBG 数据手册

2.5VOLTHIGH-SPEEDTeraSync™DDR/SDRFIFO40-BITCONFIGURATION

16,384 x 40, 32,768 x 40,

65,536 x 40, 131,072 x 40

IDT72T4088, IDT72T4098

IDT72T40108, IDT72T40118

can default to one of four preselected offsets

FEATURES

• Dedicated serial clock input for serial programming of flag offsets

• User selectable input and output port bus sizing

-x40 in to x40 out

-x40 in to x20 out

-x40 in to x10 out

-x20 in to x40 out

-x10 in to x40 out

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

• Choose among the following memory organizations:

IDT72T4088

IDT72T4098

IDT72T40108

IDT72T40118



16,384 x 40

32,768 x 40

65,536 x 40

131,072 x 40

• Up to 250MHz operating frequency or 10Gbps throughput in SDR mode

• Up to 110MHz operating frequency or 10Gbps throughput in DDR mode

• Users selectable input port to output port data rates, 500Mb/s

Data Rate

• Partial Reset clears data, but retains programmable settings

• Empty and Full flags signal FIFO status

• Select IDT Standard timing (using EF and FF flags) or First

Word Fall Through timing (using OR and IR flags)

• Output enable puts data outputs into High-Impedance state

• JTAG port, provided for Boundary Scan function

• 208 Ball Grid array (PBGA), 17mm x 17mm, 1mm pitch

• Easily expandable in depth and width

• Independent Read and Write Clocks (permit reading and writing

simultaneously)

-DDR to DDR

-DDR to SDR

-SDR to DDR

-SDR to SDR

• User selectable HSTL or LVTTL I/Os

• Read Enable & Read Clock Echo outputs aid high speed operation

• 2.5V LVTTL or 1.8V, 1.5V HSTL Port Selectable Input/Ouput voltage

• 3.3V Input tolerant

• Mark & Retransmit, resets read pointer to user marked position

• Write Chip Select (WCS) input enables/disables Write

Operations

• High-performance submicron CMOS technology

• Industrial temperature range (-40°C to +85°C) is available

• Read Chip Select (RCS) synchronous to RCLK

• Programmable Almost-Empty and Almost-Full flags, each flag

FUNCTIONALBLOCKDIAGRAM

D0 -Dn (x40, x20, x10)

SREN SEN

SCLK

WCLK

WSDR

WEN

WCS

INPUT REGISTER

OFFSET REGISTER

FF/IR

PAF

EF/OR

PAE

WRITE CONTROL

LOGIC

FLAG

LOGIC

FWFT

FSEL0

FSEL1

RAM ARRAY

16,384 x 40,

32,768 x 40

65,536 x 40

131,072 x 40

WRITE POINTER

READ POINTER

BUS

CONFIGURATION

READ

CONTROL

LOGIC

MARK

RSDR

MRS

PRS

OUTPUT REGISTER

RESET

LOGIC

TCK

TRST

TMS

TDO

JTAG CONTROL

(BOUNDARY SCAN)

RCLK

REN

RCS

TDI

Vref

HSTL I/0

CONTROL

EREN

5995 drw01

HSTL

Q0 -Qn (x40, x20, x10)

ERCLK

IDTandtheIDTlogoaretrademarksofIntegratedDeviceTechnology,Inc.TheTeraSyncisatrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

SEPTEMBER 2004



DSC-5995/10

12 3 4 5 6 7...52

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型号	品牌	获取价格	描述	数据表
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