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IDT70V9349L6PF8

更新时间： 2024-11-21 20:11:11

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
16页	195K
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Dual-Port SRAM, 4KX18, 15ns, CMOS, PQFP100, TQFP-100

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IDT70V9349L6PF8 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LFQFP,
针数：	100	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.41
风险等级：	5.88	最长访问时间：	15 ns
其他特性：	FLOW-THROUGH OR PIPELINED ARCHITECTURE	JESD-30 代码：	S-PQFP-G100
JESD-609代码：	e0	长度：	14 mm
内存密度：	73728 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	4096 words	字数代码：	4000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4KX18
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	240
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	14 mm
Base Number Matches：	1

IDT70V9349L6PF8 数据手册

PRELIMINARY

IDT70V9359L

HIGH-SPEED 3.3V 8K x 18

SYNCHRONOUS PIPELINED

DUAL-PORT STATIC RAM

◆

Features:

Full synchronous operation on both ports

– 3.5ns setup to clock and 0ns hold on all control, data, and

addressinputs

– Data input, address, and control registers

– Fast 6.5ns clock to data out in the Pipelined output mode

– Self-timedwriteallowsfastcycletime

– 10ns cycle time, 100MHz operation in Pipelined output mode

Separate upper-byte and lower-byte controls for

multiplexed bus and bus matching compatibility

LVTTL- compatible, single 3.3V (±0.3V) power supply

Industrial temperature range (–40°C to +85°C) is

available for selected speeds

◆

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed clock to data access

– Commercial:6.5/7.5/9ns(max.)

– Industrial:7.5ns (max.)

◆

Low-power operation

◆

– IDT70V9359L

Active:500mW(typ.)

◆

Standby: 1.5mW (typ.)

Flow-Through or Pipelined output mode on either port via

the FT/PIPE pins

Counter enable and reset features

Dual chip enables allow for depth expansion without

additional logic

◆

Available in a 100-pin Thin Quad Flatpack (TQFP) and 100-

pin fine pitch Ball Grid Array (fpBGA) packages.

FunctionalBlockDiagram

R/WL

UBL

R/WR

UBR

CE0L

CE1L

CE0R

CE1R

0/1

LBL

LBR

OEL

OER

1b 0b

0a 1a

0b 1b

1a 0a

FT/PIPE_L

0/1

FT/PIPER

I/O9L-I/O17L

I/O_0L-I/O_8L

I/O9R-I/O17R

I/O_0R-I/O_8R

I/O

Control

I/O

Control

A12R

A12L

Counter/

Address

Reg.

Counter/

Address

Reg.

MEMORY

ARRAY

A_0R

A0L

CLKL

ADSL

CLKR

ADSR

CNTENR

CNTENL

CNTRSTL

CNTRSTR

5638 drw 01

OCTOBER 2001

DSC-5638/1

12 3 4 5 6 7...16

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