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IDT70V7288S20PFI

更新时间： 2024-10-29 11:16:31

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艾迪悌 - IDT		存储内存集成电路静态存储器
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16页	140K
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HIGH-SPEED 3.3V 64K x 16 BANK-SWITCHABLE DUAL-PORTED SRAM WITH EXTERNAL BANK SELECTS

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IDT70V7288S20PFI 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	14 X 14 MM, 1.40 MM HEIGHT, TQFP-100
针数：	100	Reach Compliance Code：	not_compliant
ECCN代码：	3A991.B.2.B	HTS代码：	8542.32.00.41
风险等级：	5.92	Is Samacsys：	N
最长访问时间：	20 ns	JESD-30 代码：	S-PQFP-G100
JESD-609代码：	e0	长度：	14 mm
内存密度：	1048576 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	16	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	65536 words	字数代码：	64000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	64KX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	240
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	14 mm
Base Number Matches：	1

IDT70V7288S20PFI 数据手册

HIGH-SPEED 3.3V

IDT70V7288S/L

64K x 16 BANK-SWITCHABLE

DUAL-PORTED SRAM WITH

EXTERNAL BANK SELECTS

Features

◆

64K x 16 Bank-Switchable Dual-Ported SRAM Architecture

– Four independent 16K x 16 banks

Interrupt flags with programmable masking

Dual Chip Enables allow for depth expansion without

external logic

UB and LB are available for x8 or x16 bus matching

LVTTL-compatible, single 3.3V (±5%) power supply

Available in a 100-pin Thin Quad Flatpack (14mm x 14mm)

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

◆

– 1 Megabit of memory on chip

◆

Fast asynchronous address-to-data access time: 15ns

User-controlled input pins included for bank selects

Independentportcontrols withasynchronous address &data

busses

◆

Four 16-bit mailboxes available to each port for inter-

processor communications; interrupt option

Functional Block Diagram

MUX

R/W^L

CE0L

CE1L

UBL

LB^L

R/WR

CE^0R

CE1R

UBR

LB^R

16Kx16

MEMORY

ARRAY

CONTROL

LOGIC

CONTROL

LOGIC

(BANK 0)

OEL

OER

MUX

I/O

CONTROL

I/O

CONTROL

I/O8L-15L

I/O0L-7L

I/O8R-15R

I/O0R-7R

16Kx16

MEMORY

ARRAY

(BANK 1)

A13L

A13R

ADDRESS

DECODE

ADDRESS

DECODE

(1)

A0L

A0R

MUX

BA1R

BA0R

BA1L

BA0L

BANK

DECODE

BANK

DECODE

MUX

16Kx16

MEMORY

ARRAY

(BANK 3)

MUX

(2)

BKSEL3

BKSEL0

BANK

SELECT

(2)

(1)

A5R

A0R

A5L

A0L

MAILBOX

INTERRUPT

LOGIC

LBR/UBR

OER

LB^L/UB^L

OE^L

R/WR

CER

R/W^L

CE^L

MBSELL

MBSELR

INTR

4077 drw 01

INT^L

NOTES:

1. The first six address pins for each port serve dual functions. When MBSEL = VIH, the pins serve as memory address inputs. When MBSEL = VIL, the pins serve as mailbox

address inputs.

2. Each bank has an input pin assigned that allows the user to toggle the assignment of that bank between the two ports. Refer to Truth Table I for more details.

JUNE 2000

DSC-4077/6

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