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IDT70V06L20GG

更新时间： 2024-09-17 12:59:55

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艾迪悌 - IDT		存储内存集成电路静态存储器
页数	文件大小	规格书
22页	172K
描述
Dual-Port SRAM, 16KX8, 20ns, CMOS, CPGA68, CERAMIC, PGA-68

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IDT70V06L20GG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	PGA
包装说明：	PGA,	针数：	68
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.41
最长访问时间：	20 ns	JESD-30 代码：	S-CPGA-P68
JESD-609代码：	e3	长度：	29.464 mm
内存密度：	131072 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	8	功能数量：	1
端子数量：	68	字数：	16384 words
字数代码：	16000	工作模式：	ASYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16KX8	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	PGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	5.207 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	PIN/PEG	端子节距：	2.54 mm
端子位置：	PERPENDICULAR	处于峰值回流温度下的最长时间：	30
宽度：	29.464 mm	Base Number Matches：	1

IDT70V06L20GG 数据手册

IDT70V06S/L

HIGH-SPEED 3.3V

16K x 8 DUAL-PORT

STATIC RAM

Features

◆

M/S = VIH for BUSY output flag on Master

M/S = VIL for BUSY input on Slave

Interrupt Flag

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

Battery backup operation—2V data retention

TTL-compatible, single 3.3V (±0.3V) power supply

Available in 68-pin PGA and PLCC, and a 64-pin TQFP

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

– Commercial:15/20/25/35/55ns(max.)

– Industrial:20/25/35/55ns(max.)

Low-power operation

◆

– IDT70V06S

Active:400mW(typ.)

Standby: 3.3mW (typ.)

– IDT70V06L

Active:380mW(typ.)

Standby: 660mW (typ.)

◆

IDT70V06 easily expands data bus width to 16 bits or more

using the Master/Slave select when cascading more than

one device

Functional Block Diagram

OEL

OER

CEL

CER

R/WL

R/WR

I/O0L- I/O7L

I/O0R-I/O7R

I/O

Control

I/O

Control

(1,2)

BUSYL

(1,2)

BUSYR

A13L

A13R

Address

MEMORY

ARRAY

Address

Decoder

A0L

A0R

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CEL

OEL

CER

OER

R/WR

SEML

INTL

SEMR

INTR

M/S

(2)

2942 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

MARCH 2000

DSC-2942/7

6.07

12 3 4 5 6 7...22

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